Verilog编程实现对数据排列组合

LJY344500 · 发表于 2022-3-14 16:26:26

如图，V1 V2 V3 V4一共24个数据，我现在调用了IP核把这一共24个数据存到ROM中，读取的时候我需要将这些数据组合读出来，V1 V2 是一组，V3 V4 是一组，一共6组数据，比如V1 V2第一组数据与V3 V4第一组数据一起读出来，然后再把V1 V2 第一组数据与V3 V4 第二组数据一起读出来.....这样反复最后就是V1 V2第六组数据与V3 V4第六组数据一起读出来，一共6x6=36组数据，请问该怎么用Verilog编程实现呢？有没有好的解决办法，请大佬们赐教

QinQZ · 发表于 2022-3-14 16:26:27

了解下ROM的读时序，读哪个数据切换地址就行了

正点原子 · 发表于 2022-3-15 01:26:37

帮顶

LJY344500 · 发表于 2022-3-15 09:09:55

大佬捏

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[ALTERA] Verilog编程实现对数据排列组合

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