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[其他] FPGA 关于PLL ip核的一个问题

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发表于 2021-3-29 15:41:28 | 只看该作者 |只看大图回帖奖励

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爆卖数万套！重构传统用法！正点原子 DM40三合一数字万用表，4 位半高精度，示波器/信号发生器......

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按照原子哥的视频，PLL ip核的例程是可以正常运行的，不过有一个问题：输出方波的频率过大（最小频率为4Mhz）
想请教大佬，如何降低方波的频率呢？

微信图片_20210329154058.png (115.98 KB, 下载次数: 257)

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^2#

发表于 2021-3-29 16:55:07 | 只看该作者

可以直接用Verilog代码编写分频的代码

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楼主

楼主| 发表于 2021-3-29 15:41:59 | 只看该作者

降低至Khz

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