关于FPGA达芬奇开发板的PLL IP核的问题

杰兰特

1.PLL IP核只能输出7路PWM波吗？能不能输出16更多路？
2.如何将这些信号通过FPGA的IO口输出，在示波器上显示？
请教大佬，感谢！

QinQZ

1、一个PLL IP核输出的时钟有个数限制，可以用多个IP核实现看看；2、输出至IO引脚并测量，FPGA开发指南里有这个例程

杰兰特

QinQZ 发表于 2021-2-1 11:01
1、一个PLL IP核输出的时钟有个数限制，可以用多个IP核实现看看；2、输出至IO引脚并测量，FPGA开发指南里有 ...

1.请问怎么调用多个时钟IP核呢？我在Vivado中选择 IP Catalog——选择clock，里面没有选多个时钟IP核的选项啊？
2.输出至引脚，这个例程在哪里呢？因为目前我只看到了时钟IP核，不知道后面的RAM FIFO 以及串口通信那些 哪个有引用IO引脚的。 麻烦大佬给点提示，我自己去琢磨一下。

QinQZ

操作是生成一个时钟IP核，在程序里例化多次；
例程里的PLL IP核就是输出时钟至IO，并用示波器测量时钟频率的，你仔细看下下载验证部分

杰兰特

QinQZ 发表于 2021-2-2 09:13
操作是生成一个时钟IP核，在程序里例化多次；
例程里的PLL IP核就是输出时钟至IO，并用示波器测量时钟频率 ...

谢谢大佬，我去试试。