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[XILINX] mig输入时钟核mig核运行时钟比列不对

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发表于 2021-1-6 14:18:17 | 显示全部楼层 |阅读模式

正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit

为什么达芬奇板子ddr3 mig核是400m，DDR3 物理芯片运行时钟和 MIG IP 核的用户端（FPGA）的时钟之比4：1，然后输入的时钟却是200m？

正点原子逻辑分析仪DL16劲爆上市

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