RTL电路和VerilogHDL代码中的值不一致，好像逆序了。

xiedonghui258 · 发表于 2020-11-23 14:48:20

开发环境：QuartusII 13.1.
开发平台：EP4CE6E22C8

代码里面写的cnt 加1 ，CNT_MAX = 25'd24_999_999

但是，RTL电路中，则刚好逆序了。

但是，实际上数据还是对得，只是在显示数据的时候，显示的是逆序的数据，请问老哥，有没有什么地方可以修改的，修改为正常的数据显示？

xiedonghui258 · 发表于 2020-11-23 14:50:28

xiedonghui258 · 发表于 2020-11-23 14:51:08

QinQZ · 发表于 2020-11-23 15:10:20

数码管的位选，管脚分配的高位和低位，互换一下

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[ALTERA] RTL电路和VerilogHDL代码中的值不一致，好像逆序了。