modelsim仿真出错，详细信息如下

夜听雨之声

modelsim仿真代码全部和例程一样，编译通过，仿真时报错：# Error loading design
请问怎么解决？
PLL锁相环一节，仿真代码如下
`timescale 1ns/1ns
module ip_pll_tb;
parameter SYS_PERIDO = 20;
reg clk;
reg rst_n;
wire clk_100m;
wire clk_100m_180deg;
wire clk_50m;
wire clk_25m;
always #(SYS_PERIDO/2) clk <= ~clk;
initial begin
clk <= 1'b0;
rst_n<=1'b0;
#(20*SYS_PERIDO)
  rst_n <= 1'b1;
end
ip_pll u_ip_pll(
.sys_slk  (clk),
.sys_rst_n  (rst_n),
.clk_100m  (clk_100m),
.clk_100m_180deg (clk_100m_180deg),
.clk_50m  (clk_50m),
.clk_25m  (clk_25m)
);

endmodule

附图

quartus编译可用，应该在仿真文件中出错或配置问题，求解答！
没有忘记添加altera_mf文件。@原子哥

夜听雨之声

审核慢，没人回答，自己解决了，这论坛不用也罢，朋友们再见。

夜听雨之声

有人吗？求解决方案啊！

QinQZ

没有看到具体错误的提示，你可以看下视频，是不是哪里有操作不一致的地方

FPGAxiaobai

夜听雨之声 发表于 2020-10-24 08:52
审核慢，没人回答，自己解决了，这论坛不用也罢，朋友们再见。

请问怎么解决的，我也遇到了这个问题