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[XILINX] vivado如何只对代码中的某一个模块仿真?

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发表于 2020-8-21 22:48:11 | 显示全部楼层 |阅读模式
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我的工程里有多个模块,我只想对其中的某一个仿真,看模块输出的结果是扫描。但是用vivado的Run Behavioral Simulation后,发现输出的是工程的顶层模块的结果,啥情况啊?
`timescale 1ns / 1ps
module tb_kalman_filter();

//输入
reg         sys_clk;
reg         sys_rst_n;

//输出
wire [31:0]  K_k_1;
wire         end_flag;

//信号初始化
initial begin
    sys_clk = 1'b0;
    sys_rst_n = 1'b0;
    #200
    sys_rst_n = 1'b1;
end

//生成时钟
always #1000 sys_clk = ~sys_clk;

//例化要测试的设计
kalman_filter u_kalman_filter(

        .aclk               (sys_clk),                //时钟信号
        .rst_n              (sys_rst_n),                //复位信号
        .ad_float_x          (),        //采集的数据
       
        .kf_x                (K_k_1) ,                //滤波后的数据
        .end_flag            (end_flag)        //滤波器计算结束的信号
//        output        reg        [31:0]        outfloat_x  //保存转化后的浮点数
    );

endmodule


但是结果是:

如图所示

和我的顶层模块是一样的(用的是高速采集的代码,加了个数据处理的模块,我想仿真数据处理的模块)

module hs_ad_da(
    input                 sys_clk     ,  //系统时钟
    input                 sys_rst_n   ,  //系统复位,低电平有效
    //DA芯片接口
    output                da_clk      ,  //DA(AD9708)驱动时钟,最大支持125Mhz时钟
    output    [7:0]       da_data     ,  //输出给DA的数据
    //AD芯片接口
    input     [7:0]       ad_data     ,  //AD输入数据
    //模拟输入电压超出量程标志(本次试验未用到)
    input                 ad_otr      ,  //0:在量程范围 1:超出量程
    output                ad_clk         //AD(AD9280)驱动时钟,最大支持32Mhz时钟
);


,咋解决啊????

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你在simulation下面把你要仿真的tb文件设成顶层就可以了
正点原子逻辑分析仪DL16劲爆上市
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发表于 2020-8-21 22:48:12 | 显示全部楼层
你在simulation下面把你要仿真的tb文件设成顶层就可以了
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