IEEE 754浮点数计算为什么会出现无穷大？？

zdyzILS

我写了个循环的递推式子，用matlab跑过没问题，移植到verilog，用vivado的浮点数ip计算核，只输入一个定值（运行一次）也没有问题，但是一旦使用循环迭代所有的值后所有的计算结果都是7fc00000，无穷大，可能是什么原因啊？？？
下面是相应的代码。主体是两个部分，一半是浮点数加法器，减法器，除法器，乘法器的声明，剩下的就是循环计算。我用的是一个counter控制，让这个循环顺序进行。这个实现的是一个加上加速度的卡尔曼滤波器，（α-β卡尔曼滤波器）。附件是完整的工程。
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问题已经解决了

正点原子

帮顶

932904676xy

是不是你使用的ip的控制信号没有控制好

zdyzILS

932904676xy 发表于 2020-8-24 09:56
是不是你使用的ip的控制信号没有控制好

控制信号？大佬，请问指的是哪一块？时钟速度？还是vivado里ip核的输入输出数据有效？还是别的？最近快被这个bug搞死了

932904676xy

你把代码贴下看看

zdyzILS

932904676xy 发表于 2020-8-25 09:41
你把代码贴下看看

我把完整的工程，以及相应的代码都贴出来。最近几周真的是被这个bug搞得心态炸了。用的是启明星的板子，vivado2018.3

zdyzILS

zdyzILS 发表于 2020-8-25 16:58
我把完整的工程，以及相应的代码都贴出来。最近几周真的是被这个bug搞得心态炸了。用的是启明星的板子，v ...

拜托各位大佬了，这个bug搞了一个月了，一直不知道为什么

932904676xy

你这个代码的输入就一个时钟和复位，可以仿真看看波形，这样查起来比较简单

sam2019

求大概解释下bug是啥