有人遇到过FPGA引出一些测试引脚，最后把这些信号放回去时，输出数据也会改变吗

15125413637 · 发表于 2020-8-5 17:18:38

如：用一个FPGA写了一段程序，引出了一部分的寄存器来放在引脚上输出，观察用，程序调试完后，将引出的寄存器信号不输出时，却发现最后的输出的数据信号改变了，而且有些程序未使用模块化设计时，输出数据都是正确的，当一但使用了模块化设计，数据就会有些微变化，有人遇到过这种情况吗

QinQZ · 发表于 2020-8-5 17:18:39

如果更改一些无关的逻辑，导致最终功能出错或者异常，一般都是时序不满足导致的。检查下工程的综合报告里，有没有时序报错

正点原子 · 发表于 2020-8-6 01:15:06

帮顶

15125413637 · 发表于 2020-8-6 10:41:49

QinQZ 发表于 2020-8-6 09:37
如果更改一些无关的逻辑，导致最终功能出错或者异常，一般都是时序不满足导致的。检查下工程的综合报告里， ...

50MHZ的东西也需要做时序分析吗

QinQZ · 发表于 2020-8-6 15:36:03

15125413637 发表于 2020-8-6 10:41
50MHZ的东西也需要做时序分析吗

取决于你的组合逻辑的扇出，加个试试呗

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[ALTERA] 有人遇到过FPGA引出一些测试引脚，最后把这些信号放回去时，输出数据也会改变吗