fpga频率计模块中下降沿检测问题

lp123456789 · 发表于 2020-6-9 15:29:03

fpga频率计实验中，计数是否停止是根据门控信号的下降沿来判断的，但是下降沿的检测会延迟一个周期吧，所以计数器计数次数是不是会多计数一个？？？但是为什么没有多数一个呢?
另外，我用stm32与fpga用串口通信，将计数个数传输到stm32，再进行计算与显示。结果无论怎么测试总是出现稳定且固定的误差，大概是5乘以十的负5次方，
每个频率测量很多次都是一样的误差，我测试过很多频率（范围大概是10k-10M)
请求大佬解释下，小弟甚是迷惑？？？？？？