FPGA_数字识别工程_在lcd模块的mode模式为高电平时怎么还能抓场同步信号的下降沿

王伟鹏

1：AT070TN92液晶屏的输入数据有两种同步方式，分别为行场同步模式（HV Mode）和数据使能同步模式（DE Mode），可通过MODE引脚进行选择。AT070TN92的数据手册指出，当MODE引脚拉高时，选择DE同步模式，此时行场同步信号VS和HS必须为高电平；当MODE引脚拉低时，选择HV同步模式，此时数据使能信号DE必须为低电平。
2：在数字识别工程中的lcd_driver模块
//RGB LCD 采用数据输入使能信号同步时，行场同步信号需要拉高
assign lcd_de  = lcd_en;          //LCD输入的颜色数据采用数据输入使能信号同步
assign lcd_hs  = cnt_h >= h_sync;
assign lcd_vs  = cnt_v >= v_sync;
3：为了vip模块的frame_cnt计算，必须需要frame_vsync_fall，而根据1所述，行场同步信号VS和HS必须为高电平，也就是2的lcd_hs和lcd_vs必须写成：
assign lcd_hs  = 1;
assign lcd_vs  = 1;

总结：相互矛盾，有谁能帮忙解释一下吗？

正点原子

帮顶

鑫梦

在进行图像处理的时候，行场同步信号能极大的方便我们处理行与场的信息，所以需要使用，对于涉及到的对液晶屏的影响，目前还没发现到，如果有影响的话，可以将最后的经过vip模块的行场同步信号屏蔽掉，并在顶层模块中，直接赋为相应的电平值即可。

王伟鹏

鑫梦 发表于 2020-4-23 09:23
在进行图像处理的时候，行场同步信号能极大的方便我们处理行与场的信息，所以需要使用，对于涉及到的对液晶 ...

然而在最后引出的行场同步信号并没有拉高