领航者开发板，xc7z010，用axi ethernet（PL的网口）做lwip_echo_server不成功，求助

wffzowen

我用的是领航者开发板，xc7z010，目前在做lwip_echo_server的实验。使用的是vivado2018.3
1）我用PS端的网口，可以在不做任何修改的前提下，跑通。
2）我用PL端的网口，使用AXI Ethernet IP 和 DMA IP，经过添加PL网口的PHY芯片（b50610）的初始化，从打印出的信息看，能够自协商成功，
   且速率是正确的。但是用ping命令的时候就是ping不通，我已经尝试了各种方法和查了各种资料。
请问有没有人做成功过？ 或者正点原子有没有跑通的例程？目前找到的只有用PS的网口的例程。

QinQZ

看下这个帖子，有领航者PL以太网的UDP测试程序。http://www.openedv.com/thread-306306-1-1.html

正点原子

你的板子看下是不是V1.6版本的？ 是的话，可能PL端口的晶振焊接反了，发回来我们给您处理一下，就可以正常使用了。

xiaotaotao

PL端网口这边使用gmii_to_rgmii  IP实现的，现在已经调通，在linux环境下可以正常使用了，代码以及测试方法将会在下一次更新中出现！

wffzowen

QinQZ 发表于 2020-2-27 10:21
看下这个帖子，有领航者PL以太网的UDP测试程序。http://www.openedv.com/thread-306306-1-1.html

感谢，现在正在研究这个测试程序

wffzowen

xiaotaotao 发表于 2020-2-27 10:29
PL端网口这边使用gmii_to_rgmii  IP实现的，现在已经调通，在linux环境下可以正常使用了，代码以及测试方法 ...

感谢，期待新教程

wffzowen

正点原子 发表于 2020-2-26 23:10
你的板子看下是不是V1.6版本的？ 是的话，可能PL端口的晶振焊接反了，发回来我们给您处理一下，就可以正常 ...

是2.4的。已经联系技术了，给了我一段测试程序，我正在研究

秋夏之叶

楼主，你的问题解决了吗？能否指教一下，我也碰到这个问题了。

wffzowen

秋夏之叶 发表于 2020-3-20 13:56
楼主，你的问题解决了吗？能否指教一下，我也碰到这个问题了。

解决了。你遇到啥问题了

深夜清醒

xiaotaotao 发表于 2020-2-27 10:29
PL端网口这边使用gmii_to_rgmii  IP实现的，现在已经调通，在linux环境下可以正常使用了，代码以及测试方法 ...

请问这个是发布在哪里的？

QinQZ

深夜清醒 发表于 2020-11-15 20:00
请问这个是发布在哪里的？

ZYNQ领航者开发板
资料链接A盘： https://pan.baidu.com/s/1ZoQdnxcC2zQ-rans3dkxhw 提取码：4t4q

深夜清醒

QinQZ 发表于 2020-11-16 09:14
ZYNQ领航者开发板
资料链接A盘： https://pan.baidu.com/s/1ZoQdnxcC2zQ-rans3dkxhw 提取码：4t4q

感谢提供，我找到对应的linux资料了。另外问一下，PL端以太网除了管脚约束，是否还要做时序约束，我从其他地方的示例来看好像要有时序约束，但是从资料里面的xdc文件来看没有这方面的约束，没有做时序约束是否对linux环境下调试有影响？

QinQZ

深夜清醒 发表于 2020-11-18 16:40
感谢提供，我找到对应的linux资料了。另外问一下，PL端以太网除了管脚约束，是否还要做时序约束，我从其 ...

添加时序约束是确保软件在综合时，逻辑能够满足时序，否则可能会出现问题。对于PL的引脚，时钟频率较高时，最好加上时序约束，否则无论是FPGA，嵌入式SDK或者Linux下，都有可能出错。

深夜清醒

QinQZ 发表于 2020-11-18 17:33
添加时序约束是确保软件在综合时，逻辑能够满足时序，否则可能会出现问题。对于PL的引脚，时钟频率较高时 ...

对应的vivado工程是在4_SourceCode->3_Embedded_Linux->vivado_pro这个工程吧，看到这个里面有create_clock。。 是时序约束吗？

QinQZ

深夜清醒 发表于 2020-11-18 18:07
对应的vivado工程是在4_SourceCode->3_Embedded_Linux->vivado_pro这个工程吧，看到这个里面有create_clo ...

是的，是时序约束

深夜清醒

QinQZ 发表于 2020-11-18 18:57
是的，是时序约束

明白了，感谢回复！

深夜清醒

QinQZ 发表于 2020-11-18 18:57
是的，是时序约束

您好！再请教一下，如果使用gmii_to_rgmii IP这个方案，做裸机实验网速只能达到10M，而100M和1000M不通，有可能是什么问题，板子是自己做的，是否会是硬件哪方面的问题？

深夜清醒

QinQZ 发表于 2020-11-16 09:14
ZYNQ领航者开发板
资料链接A盘： https://pan.baidu.com/s/1ZoQdnxcC2zQ-rans3dkxhw 提取码：4t4q

看你们的资料，linux 环境下eth1 link up的时候有提示unable to generate target frequency: 25000000 Hz，你们是不是100M也没有通？

QinQZ

深夜清醒 发表于 2020-12-3 16:19
您好！再请教一下，如果使用gmii_to_rgmii IP这个方案，做裸机实验网速只能达到10M，而100M和1000M不通， ...

怀疑硬件的话，板子就先不下载程序，用网线和电脑直连，电脑的网卡会自动和板子协商，如果此时电脑的网络适配器连接速度只有10M，那就是硬件问题了

QinQZ

深夜清醒 发表于 2020-12-3 17:24
看你们的资料，linux 环境下eth1 link up的时候有提示unable to generate target frequency: 25000000 Hz ...

板载的PHY芯片本身是10/100/1000Mbps自适应的，默认是按最大速度跑，如果要其它速率，是要设置的

QinQZ

QinQZ 发表于 2020-12-4 09:12
怀疑硬件的话，板子就先不下载程序，用网线和电脑直连，电脑的网卡会自动和板子协商，如果此时电脑的网络 ...

前提是以太网的复位信号，默认要为高电平，否则网口芯片不工作

深夜清醒

QinQZ 发表于 2020-12-4 09:16
前提是以太网的复位信号，默认要为高电平，否则网口芯片不工作

好的，感谢回复！

深夜清醒

QinQZ 发表于 2020-12-4 09:16
前提是以太网的复位信号，默认要为高电平，否则网口芯片不工作

直连后电脑上显示100M，这种情况代表硬件ok吗？

QinQZ

深夜清醒 发表于 2020-12-4 11:30
直连后电脑上显示100M，这种情况代表硬件ok吗？

如果电脑和网线都支持千兆的情况下，那应该就是硬件问题咯

深夜清醒

QinQZ 发表于 2020-12-4 09:15
板载的PHY芯片本身是10/100/1000Mbps自适应的，默认是按最大速度跑，如果要其它速率，是要设置的

再请教一下，如果是要其他速率，大概要设置哪些呢？

QinQZ

深夜清醒 发表于 2021-1-6 15:53
再请教一下，如果是要其他速率，大概要设置哪些呢？

MDIO引脚配置的，可以看寄存器。如果是嵌入式SDK里，在BSP配置界面里，有个选项配置速率的

深夜清醒

QinQZ 发表于 2021-1-6 20:30
MDIO引脚配置的，可以看寄存器。如果是嵌入式SDK里，在BSP配置界面里，有个选项配置速率的

在linux的话驱动要做修改吗？
还有我看你们的硬件原理图两个phy的reset脚是分开控制的，能否都用PS_PORT_B呢？

STMLY

想问一下zynq Linux如何使用PL端网口

liuwenqiang

深夜清醒 发表于 2020-12-4 11:30
直连后电脑上显示100M，这种情况代表硬件ok吗？

我的也是一直显示100M，ping也不通，一直解决不了，你这边问题确认了吗？

liuwenqiang

正点原子 发表于 2020-2-26 23:10
你的板子看下是不是V1.6版本的？ 是的话，可能PL端口的晶振焊接反了，发回来我们给您处理一下，就可以正常 ...

我的板子不烧录程序，PS端连接上之后默认是100M状态，是什么原因啊，我看下面写的这种状态是硬件问题？？