ov5640模块PCLK输出电平以及帧率问题

胡晓峰

用例程初始化了OV5640模块之后发现PCLK端输出最高也只有2.16V，FPGA抓不到PCLK的输出没办法进行同步，是否降低PCL的频率和帧率会改善呢？ 因为没有找到相应PLL对应PCLK的算法，所以不知道怎么配置。

正点原子

你的FPGA识别不了2.16V为高电平么？ 没办法可以考虑加施密特触发器