再问一个modelsim仿真错误问题

banshan

图片中是仿真时提示的错误，但不知道怎么解决的，改怎么解决
下面是源代码
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// Generated on "11/20/2018 13:46:00"

// Verilog Test Bench template for design : led
//
// Simulation tool : ModelSim (Verilog)
//

`timescale 1 ps/ 1 ps
module led_vlg_tst();
// constants                                          
// general purpose registers
reg eachvec;
// test vector input registers
reg CLK;
reg RST_n;
// wires                                               
wire LED0;

// assign statements (if any)                          
led i1 (
// port map - connection between master ports and signals/registers   
        .CLK(CLK),
        .LED0(LED0),
        .RST_n(RST_n)
);
initial                                                
begin                                                  
// code that executes only once                        
// insert code here --> begin                          

// --> end                                             
$display("Running testbench");                       
end  
begin
      CLK=1'b0;
      RST_n=1'b1;       
          #100
          RST_n=1'b0;
          #100
          RST_n=1'b1;
end
always                                                
// optional sensitivity list                           
// @(event1 or event2 or .... eventn)                  
begin                                                  
// code executes for every event on sensitivity list   
// insert code here --> begin                          

@eachvec;                                             
// --> end                                             
end                                                   
endmodule

正点原子

帮顶

SunML

initial                                                
begin                                                  
// code that executes only once                        
// insert code here --> begin                          

// --> end                                             
$display("Running testbench");                       
end  
begin
      CLK=1'b0;
      RST_n=1'b1;        
          #100
          RST_n=1'b0;
          #100
          RST_n=1'b1;
end
这一段代码有问题，后面一个begin/end之间的语句应该放在initial后面那个begin/end之间，也就是说你多写了一个begin/end;

banshan

SunML 发表于 2018-11-21 19:24
initial                                                
begin                                       ...

但是编译的时候没有错误

SunML

banshan 发表于 2018-11-22 13:30
但是编译的时候没有错误

改改试下呗