ds18b20实验中释放总线的问题

aswsd

这个实验中每当要释放总线时，把连接DQ的IO口设为通用推挽输出，并输出高电平。我通过在网上查资料，做一个推测：
1当IO口设为推挽输出，我们要释放总线就是让IO口输出满足总线空闲状态的电平。（比如本实验中DQ空闲状态为高电平）
2当IO口设为开漏输出，我们要释放总线就是让IO口输出高阻态，这样总线电平可以被其他器件拉高或拉低

这样理解对不对？？

正点原子

aswsd 发表于 2018-4-29 11:06
如果是这样的话我对于读时序有一个疑问
读时序过程是主机输出低电平延时2us，然后主机转入输入模式延时12u ...

这是输出0以后，设置为输出1，相当于输出一个低电平脉宽。
如果你不设置这一步，你后面设置成输入模式，那就是下拉输入了，还是低电平，自然就不行

正点原子

差不多吧

aswsd

如果是这样的话我对于读时序有一个疑问
读时序过程是主机输出低电平延时2us，然后主机转入输入模式延时12us，读取总线当前电平后延时50us
那么红色部分程序我理解是设为上拉输入，这一步为什么必要呢？我在PPT里看到一句“主机在读时序期间必须释放总线”，不知道有没有关系？

u8 DS18B20_Read_Bit(void)                          // read one bit
{
    u8 data;
    DS18B20_IO_OUT();//SET PA0 OUTPUT
    DS18B20_DQ_OUT=0;
    delay_us(2);
    DS18B20_DQ_OUT=1;
    DS18B20_IO_IN();//SET PA0 INPUT
    delay_us(12);
    if(DS18B20_DQ_IN)data=1;
    else data=0;         
    delay_us(50);           
    return data;
}

aswsd

明白了！是为了输出2us低电平脉冲