FPGA的rom读取数据出错（ep4ce6f17c8），verilog

longshengma

问题描述：rom中存储的前三个地址的数据取出放在三个变量中，现在test1没有信号，test2和test3实际仿真存储的是原本test1和test2的信号                 取地址0 1 2的值分别赋值给test1，test2，test3，实际test1没信号
有哪位知道我出什么问题了？
应该怎么解决

谢谢

longshengma

这个问题解决了，只需要开辟一个数组，位宽和x_Data一致，在时钟下地址发生变化的时候将x_Data的数据直接赋值给数组即可，申明一个十进制的变量作为数组的下标索引

正点原子

帮顶

xuande

很多地方看不懂。

你的目的是把 x_Data 存到分别保存到三个 test 变量，
那么测试文件应当给 x_Data 赋值，通过你的逻辑搬运到三个变量。
但现在测试文件直接给 test 赋值。
看不懂。

longshengma

xuande 发表于 2017-9-12 11:32
很多地方看不懂。

你的目的是把 x_Data 存到分别保存到三个 test 变量，

你没用过ROM核？x-Data本来就有数据