stm32的FSMC，与CPLD通信

taojiang

在调试FSMC的时候，使用软件仿真，查看管脚的电平，比如FSMC_NOE(portd.4),和FSMC_NWE(portd.5);向寄存器写值得时候，NOE应该是高电平啊，同时，查看对应的数据FSMC_D0-FSMC_D7应该有值，在程序中，我采用8根地址，8根数据线。程序如下：
图片3为在主函数写值。是方法不对还是其他的？求指教。。。。

augustedward

augustedward 发表于 2017-2-17 16:17
我记得NE4是低电平有效的。你CPLD来了，也不知道是不是正确的啊，按时序图写，应该问题不大！

看看这个图，编写cpld模块！


编写程序时，把整个程序分解一下，就很清楚了。
fsmc_bus.rar (574 Bytes, 下载次数: 462)

2017-2-17 16:21 上传

点击文件名下载附件
再参考一下代码！

augustedward

你把CPLD当成一SRAM就可以了，FSMC操作SRAM的代码论坛里一大堆

taojiang

augustedward 发表于 2017-2-17 09:42
你把CPLD当成一SRAM就可以了，FSMC操作SRAM的代码论坛里一大堆

就是当成了SRAM，可不可以用软件仿真，逻辑分析仪查看管脚的状态，和数据对应管脚的状态，来验证代码？

augustedward

taojiang 发表于 2017-2-17 09:45
就是当成了SRAM，可不可以用软件仿真，逻辑分析仪查看管脚的状态，和数据对应管脚的状态，来验证代码？

CPLD估计不行，FPGA可以用signal tap看

taojiang

augustedward 发表于 2017-2-17 12:26
CPLD估计不行，FPGA可以用signal tap看

现在就很纠结，程序写好了，想验证一下是不是可以控制CPLD，但是CPLD还没有回来，我用了FSMCD0-D7作为数据线，FSMCA0-A7作为地址线，然后我写一个值，STM32管脚上面应该会有相应的电平变化，用示波器打D0-D7对应的管脚，都为低电平，NE4是高电平，FSMC_NE4是使能的。

augustedward

taojiang 发表于 2017-2-17 13:56
现在就很纠结，程序写好了，想验证一下是不是可以控制CPLD，但是CPLD还没有回来，我用了FSMCD0-D7作为数 ...

我记得NE4是低电平有效的。你CPLD来了，也不知道是不是正确的啊，按时序图写，应该问题不大！

taojiang

已通，结贴。

taojiang

augustedward 发表于 2017-2-17 09:20
看看这个图，编写cpld模块！

谢谢哈，按照时序写出来，用示波器是可以的，如果用KEIL自带的软件仿真。是仿不出来的，接下来调CPLD部分了，还没调过CPLD，

augustedward

taojiang 发表于 2017-2-27 15:16
谢谢哈，按照时序写出来，用示波器是可以的，如果用KEIL自带的软件仿真。是仿不出来的，接下来调CPLD部分 ...

CPLD调试，主要是软件仿真时序。只要软件仿真时序没问题，下载进去问题也不大

taojiang

augustedward 发表于 2017-2-17 09:42
你把CPLD当成一SRAM就可以了，FSMC操作SRAM的代码论坛里一大堆

请教一个问题，STM32与CPLD通信，我应该不需要用verilog写fsmc部分的代码啊？我只需要通过FSMC写寄存器，读寄存器，就可以了。

augustedward

taojiang 发表于 2017-2-27 15:21
请教一个问题，STM32与CPLD通信，我应该不需要用verilog写fsmc部分的代码啊？我只需要通过FSMC写寄存器， ...

那你CPLD内怎么判断STM32是写，还是读呢，写哪儿个地址，读哪儿个地址的？

taojiang

augustedward 发表于 2017-2-27 15:23
那你CPLD内怎么判断STM32是写，还是读呢，写哪儿个地址，读哪儿个地址的？

读写信号，FSMC_A7-A0连CPLD得管脚，FSMC_D7-D0连CPLD得管脚，写的时候，在STM32中使用FSMC_write函数写值，对应的管脚就会映射出相应电平的变化，比如写01000010，的话，对应的A6和A1为高电平，CPLD的管脚也会有相应的变化，然后在CPLD里面已经下载了程序，对FSMC_A7-A0的电平状态进行解析。然后保存到寄存器里面，

taojiang

augustedward 发表于 2017-2-27 15:23
那你CPLD内怎么判断STM32是写，还是读呢，写哪儿个地址，读哪儿个地址的？

大神，我说的这种方法有没有问题？
读写信号，FSMC_A7-A0连CPLD得管脚，FSMC_D7-D0连CPLD得管脚，写的时候，在STM32中使用FSMC_write函数写值，对应的管脚就会映射出相应电平的变化，比如写01000010，的话，对应的A6和A1为高电平，CPLD的管脚也会有相应的变化，然后在CPLD里面已经下载了程序，对FSMC_A7-A0的电平状态进行解析。然后保存到寄存器里面，

augustedward

taojiang 发表于 2017-3-10 09:20
大神，我说的这种方法有没有问题？
读写信号，FSMC_A7-A0连CPLD得管脚，FSMC_D7-D0连CPLD得管脚，写的时 ...

对的，就是这样子写的

taojiang

augustedward 发表于 2017-3-10 09:53
对的，就是这样子写的

所以不用用veilog写FSMC的时序啊