FPGA入门，问一个好简单的问题。。。

isky

module major3(a,e,m);
input [2:0]a;
output m;
reg e;
if(a <= 3'b010)
 begin
    e = 0;
 end
else
 begin
    e = 1;
 end 
assign m = e;
endmodule

上面的代码编译不过诶，errors有
Error (10170): Verilog HDL syntax error at major3.v(5) near text "if";  expecting "endmodule"

Error (10112): Ignored design unit "major3" at major3.v(1) due to previous errors

能不能帮指正一下应该怎么改，怎么使用if语句呢，十分感谢~

tangkunjyy

FPGA中相当电路，一般需要时钟的驱动，要想实现的功能需要一个always模块来实现。比如改成下面的程序：
module major3(clk , rst_n , a , m);
input clk,rst_n ;
input [2:0]a;
output m;
reg e;

always @ (posedge clk or negedge rst_n)
if (!rst_n)
e <= 1'b0 ;
else if(a <= 3'b010)
 begin
    e <= 1'b0;
 end
else
 begin
    e <= 1'b1;
 end 
assign m = e;
endmodule
另外程序中存在的问题还有阻塞赋值与非阻塞赋值的误用，always模块中一般不用e=0,而是e<=1'b0;
所有的数据最好写清楚位数；
e是程序内部定义的reg，不出现的端口；
需要引入clk与rst_n。。。。。。。。。。

isky

回复【2楼】tangkunjyy:
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非常感谢！正好看到了always这里，看完你的回答懂了好多哈！