IP 核调用后 基本配置的问题。

wjfhsym

我原有的（QUARTUS II）工程，主要是AD驱动状态机，基本配置没问题，接上电路板，调试的数据也没问题，为了把高速AD数据给STM32处理，在这个工程中导入了FIFO IP核，定义了FIFO的一些参数，然后编译，引脚配置的时候 FIFO的输入输出脚并没有显示出来，这样的话肯定没办法调试了，不知道是不是哪弄错了。请大神帮忙。

wjfhsym

问题解决了，因为是在原来的工程基础上导入的IP核，整个工程的TOP-LEVEL ENTITY 是原来的文件，大概相当于把现在的输入输出接口给屏蔽了，或者是优先级没原来的高，只要把现在文件设为  ROJECT/SET AS TOP-LEVEL ENTITY就可以了。

mzwhhwj

你在引脚定义的再定义FIFO的引脚，然后才能配置引脚

wjfhsym

回复【2楼】mzwhhwj:
---------------------------------
我导入FIFO时，模块本身就是有输入输出脚的，但那个没办法配置，其它的配置就是RAM深度，数据宽度等等了，导入完成后，会在FILE文件中生成 FIFO.VHD 文件，打开的话 代码中是有那些输入输出脚定义的，通常情况下，我们都是写完VHDL编译无误后，就可以在ASSIGNMENT - INS 中对输入输出脚进行配置了。现在的情况是，我原本就有一工程了，内有一个AD.VHD文件了，配置的时候没有问题，现在又生成一个FIFO.VHD文件，并且两文件之间的关系怎么处理， 像C文件时，主函数可以去调用，再加些头文件就OK了，现在感觉两个VHD文件之间是孤立的，编译之后，还是只有AD.VHD文件中的引脚能显示，而FIFO却不能。不知道是不是在其它地方定义，还是自己定义。