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[国产FPGA] 读写ddr测试遇到wready断开

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发表于 2024-10-23 09:55:35 来自手机 | 显示全部楼层 |阅读模式
最近拿了一块复旦微7045,然后做ddr读写的功能,使用mig ip核,用的axi4协议,两片ddr,速度400m,时钟是4:1,axi4位宽256。
在写入ddr时,wready会断开一会,这个现象正常吗?而且如果写的比较快,就会出现bvalid一直为低,也就是写响应一直为低。后续状态机就挂了。但是写入速度比较慢的时候,wready也会断。
如果会断是正常现象,那大佬们比如数据源是图像数据,我把他存在了fifo里,写ddr时根据wready去拉fifo使能,但是会有一个周期滞后,这种咋解决呀。
IMG_20241022_172431.jpg
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 楼主| 发表于 2024-10-23 10:01:56 | 显示全部楼层
抓出来的图是这样的。
IMG_20241022_172431.jpg
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发表于 2024-10-26 14:26:26 | 显示全部楼层
FIFO可以设置为预读模式
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发表于 2024-10-27 09:12:59 | 显示全部楼层
我也是会碰到断的情况,我处理起来是没什么问题的,修改下FIFO那块代码吧
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