求助，SDK的helloworld程序，下载提示AP transaction error, DAP status f0000021

qiafan

caojunye

确保底板上的拨码开关已经设置成jtag模式，且下载器的驱动已经提前装好

qiafan

caojunye 发表于 2024-7-24 11:19
确保底板上的拨码开关已经设置成jtag模式，且下载器的驱动已经提前装好

请问能看到详细内容吗？我写了那么长的详细情况没显示出来
启动开关是拨到了jtag，下载FPGA程序可以正常运行，DDR型号选择的也是和7010对应的128M16 HA-125。
首次下载会显示：
Memory write error at 0x100000. APB AP transaction error, DAP status f0000021
再之后重新下载会显示：
AP transaction error, DAP status f0000021

qiafan

caojunye 发表于 2024-7-24 11:19
确保底板上的拨码开关已经设置成jtag模式，且下载器的驱动已经提前装好

请问能看到详细内容吗？我写了那么长的详细情况没显示出来
启动开关是拨到了jtag，下载FPGA程序可以正常运行，DDR型号选择的也是和7010对应的128M16 HA-125。
首次下载会显示：
Memory write error at 0x100000. APB AP transaction error, DAP status f0000021
再之后重新下载会显示：
AP transaction error, DAP status f0000021

并且我把DDR的Enable取消后再重新勾选加载，程序就可以正常下载，但是芯片却没有任何反应，用同样的方法下载了GPIO控制LED例程，发现压根就没有工作。

qiafan

caojunye 发表于 2024-7-24 11:19
确保底板上的拨码开关已经设置成jtag模式，且下载器的驱动已经提前装好

请问能看到详细内容吗？我写了那么长的详细情况没显示出来
启动开关是拨到了jtag，下载FPGA程序可以正常运行，DDR型号选择的也是和7010对应的128M16 HA-125。
首次下载会显示：
Memory write error at 0x100000. APB AP transaction error, DAP status f0000021
再之后重新下载会显示：
AP transaction error, DAP status f0000021
并且我把DDR的Enable取消后再重新勾选加载，程序就可以正常下载，但是芯片却没有任何反应，用同样的方法下载了GPIO控制LED例程，发现压根就没有工作。

qiafan

请问能看到详细内容吗？我写了那么长的详细情况没显示出来
启动开关是拨到了jtag，下载FPGA程序可以正常运行，DDR型号选择的也是和7010对应的128M16 HA-125。
首次下载会显示：
Memory write error at 0x100000. APB AP transaction error, DAP status f0000021
再之后重新下载会显示：
AP transaction error, DAP status f0000021
并且我把DDR的Enable取消后再重新勾选加载，程序就可以正常下载，但是芯片却没有任何反应，用同样的方法下载了GPIO控制LED例程，发现压根就没有工作。

caojunye

DDR的enable是一定要勾选的，否者程序将没有运行空间。如果vitis或SDK中烧录elf文件报错，可以将SDK或者vitis安装包路径下的驱动也安装运行一遍（电脑断开下载器连接，然后退出xilinx相关软件，然后双击运行vivado安装路径下的和这个install_digilent程序），驱动程序的相关路径：vivado2020.2\Vitis\2020.2\data\xicom\cable_drivers\nt64\digilent

qiafan

caojunye 发表于 2024-7-26 09:44
DDR的enable是一定要勾选的，否者程序将没有运行空间。如果vitis或SDK中烧录elf文件报错，可以将SDK或者vit ...

确实是必须勾选，我又看了看，之前取消重选DDR后，漏选了DRAM training下的选项，导致芯片可能读不到DDR了，所以没有报错，后来重新勾选上又会报错了

下载FPGA程序都正常，我把驱动重装了一下，还是会报错，感觉就是DDR的错（或者是硬件出问题了？即使是下载失败的程序，芯片也会发烫，而重置PS代码后，芯片就温度正常）

qiafan

这是开发板连接情况
file:///G:/FPGA/ps.jpg