仿真和实际不一致，原来是敏感变量的原因

luzhenyue

想要实现的功能：按下按键后，改变state寄存器的值，并且按键按下后是边缘触发的。
仿真pass，但是综合后刷进FPGA后无法实现仿真的功能。

原代码如下：
reg [1:0] state;
assign key_sum = &key[3:0];
always @(negedge  key_sum) begin
        case (key[3:0])
            4'b1110:state[1:0] <= 2'b00;
            4'b1101:state[1:0] <= 2'b01;
            4'b1011:state[1:0] <= 2'b10;
            4'b0111:state[1:0] <= 2'b11;
        endcase
end


今天看到有帖子说，这种情况可能是边缘触发的敏感变量在下文的代码中没有被检测到，属于“编译器”的差异。
修改代码如下（增加了一个if）
always @(negedge  key_sum) begin
    if(!key_sum)
        case (key[3:0])
            4'b1110:state[1:0] <= 2'b00;
            4'b1101:state[1:0] <= 2'b01;
            4'b1011:state[1:0] <= 2'b10;
            4'b0111:state[1:0] <= 2'b11;
        endcase
end
异常被修复

总结：这vivado的综合能力真是堪忧啊。。。。

luzhenyue

今天又发现一个，wire变量如果被赋上初值，也会出仿真和实机不一致的情况。

luzhenyue

又发现一个：双边沿触发器在时钟的每个上升沿和下降沿都会触发。但是在FPGA中没有双边沿触发器，并且像always @(posedge clk or negedge clk)这样的描述方式并不合法。

luzhenyue

今天又发现一个，如果多个always语句用了多个不同的信号，可能会导致仿真和实际不一致。可能是布线资源不足？

luzhenyue

今天看书找到了另一个原因：
目前大多数综合器不能综合异步状态机，千万不要使用综合工具来设计异步状态机。因为目前大多数综合工具在对异步状态机进行逻辑优化时会胡乱地简化逻辑，使的综合后的异步状态机不能正常工作。
如果一定要设计异步状态机，建议采用电路图输入的方法（或使用实例引用的写法把几个引用的实例用异步时钟连起来）
参考《Verilog数字系统设计教程》夏宇闻