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[XILINX] ZYNQ双核通信实验时CPU1部分报错

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发表于 2023-5-23 11:35:05 | 显示全部楼层 |阅读模式

正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit

新建好cpu1的工程以后就报错请问各位是为啥？

屏幕截图 2023-05-23 113338.png

正点原子逻辑分析仪DL16劲爆上市

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发表于 2023-5-23 13:33:57 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

报错原因可能是：
1：两个CPU设置的DDR3的地址可能重复
2：没有禁用CPU0和CPU1的共享资源L2 Cache
3：缺少某个头文件
4：错误提示路径下的makefile有问题

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