本帖最后由 正点原子运营 于 2023-3-10 12:05 编辑
第三章 硬件资源详解
1）实验平台：正点原子 DFZU2EG/4EV MPSoC开发板
2) 章节摘自【正点原子】DFZU2EG/4EV MPSoC之FPGA开发指南 V1.0
6）FPGA技术交流QQ群:994244016
本章，我们将向大家详细介绍DFZU2EG/4EV MPSoC开发板各部分的硬件原理图，让大家对DFZU2EG/4EV MPSoC开发板的各部分硬件原理有个深入理解，并向大家介绍开发板的使用注意事项，为后面的学习做好准备。 本章包括以下几个部分： 3.1 DFZU2EG/4EV MPSoC开发板的IO分配 3.2 DFZU2EG/4EV MPSoC开发板外设详解 3.3 开发板使用注意事项 3.4 MPSoC的学习方法
3.1 DFZU2EG/4EV MPSoC开发板的IO分配DFZU2EG/4EV MPSoC开发板的主控芯片为Zynq UltraScale+ MPSoC系列的xczu2eg-sfvc784-2和xczu4ev-sfvc784-1，总共有14个用户BANK（这里指有连接外设的BANK，不包BANK224）。这14个BANK中有6个属于PS端，8个属于PL端，不同的BANK上连接有不同的外设。下面我们就来一起看看这些BANK的原理图。
3.1.1 PL端的IO分配Zynq UltraScale+ MPSoC芯片的PL端和普通的FPGA一样，在DFZU2EG/4EV MPSoC开发板中PL端的IO被分成8组也就是8个BANK，同一个BANK中IO供电是相同的，不同的BANK之间供电电压可以不相同。在DFZU2EG/4EV MPSoC开发板中PL端BANK24、BANK44、BANK25以及BANK26都是3.3V电压供电，而BANK64、BANK65是1.2V供电，BANK0、BANK66是1.8V供电。之所以不同BANK之间的供电不同主要和它们连接的外设，即承担的功能有关，遵循的原则就是速度越快电压越低，例如BANK64连接的是DDR4芯片，需要处理高速的数据吞吐，因此它的供电电压较低，为1.2V。各个BANK的原理图如下所示： 图 3.1.1 PL端的BANK44
图 3.1.2 PL端的BANK24
图 3.1.3 PL端的BANK25
从原理图中可以看出DFZU2EG/4EV MPSoC开发板的PL端引脚是非常多的，为了方便大家查找我们将例程用到的整理成了一张表格，如下表所示： 表 3.1.1 MPSoC PL端IO引脚分配总表
在上表中，表格中列出来了除扩展口外，开发板上所有的PL IO引脚，扩展口上的引脚IO可以参考开发板的原理图或者直接查看开发板上的丝印标注。
另外在资料盘（A盘）→3_正点原子DFZU2EG/4EV MPSoC开发板原理图文件夹下，有提供Excel格式的管脚分配表格，表格里共两个工作表，一个是“PL IO引脚列表”，另一个是“PS IO引脚列表”，方便大家查看。
3.1.2 PS端的IO分配PS端一共包含了6个IO BANK，如下图所示： 图 3.1.9 PS端的BANK500& BANK501 & BANK502
图 3.1.10 PS端的BANK503
图 3.1.11 PS端的BANK504 与PL端IO BANK不同的是，PS端的IO连接是是相对固定的，用户不能够像PL引脚那样，将PS端的IO随意分配到某个外设。PS端外设的IO口与MIO（多路复用IO）之间，具有固定关系的映射，某个外设的IO口可能会映射到不同的MIO上，某个MIO也有可能会具有多个外设的IO口映射到其上面。两者之间的映射如下图所示：
为了方便大家去查找IO，PS端和PL端一样也做了一张例程IO分配表，如下所示： 表 3.1.2 MPSoCZYNQ PS端IO引脚分配总表
3.2 开发板原理图详解
3.2.1 开发板电源开发板电源的拓扑结构如下图所示： 整个板子的电源来自电源适配器的12V供电电压，分别经过两片降压芯片（型号为JW5068A）之后，一片输出5V电压VBTN，再经过电源开关后输出VCC5V电压给系统供电。一片输出0.85V电压VCC_PSINTLP给FPGA芯片供电。
这里要特别提醒一下大家，很多同学可能会有误解明明板子上已经有一种电压了例如1.8V，为什么后面还要再转个1.8V出来，而且同一种电压还会有好几个名称，这主要是因为有很多器件是有上电顺序的，不可以同时上电，虽然工作电压都相等，但是上电顺序有先后要求，所以我们就通过一定的电路设计让整个板子上的器件有一个先后的上电顺序，这就是为什么同一种电压转换了多次或者好几个名字，主要是每个名字代表的电压产生的顺序不同。 电源适配器供电的电源接口原理图如下图所示： 外部直流+12V电源从电源接口输入，其中D12是防反接二极管，避免外部直流电源极性接反的时候，烧坏开发板。 上图电路的作用是将外部输入的+12V电压经过降压芯片转换为5V电源VBTN输出。
DFZU2EG/4EV开发板板的供电电源是电源适配器，经过电源开关SW8控制是否对开发板供电，其原理图如下图所示： VBTN为电源适配器输入的12V电压经电源降压芯片转换后得到的电压，VUSB为通过USB接口输入的电压。上图中的F2保险丝开发板没有连接的，所以VUSB未连接到电源开关按键，所以开发板不能通过USB接口供电。
直接使用VUSB 5V供电的外设有PS与PL端USB Type-C接口，VUSB 5V电压还经过电压转换芯片（XC6206P332）输出3.3V的电压给CH340串口芯片供电。电路图如下图所示： 直接使用VCC5V供电的开发板外设有HDMI接口、USB HUB芯片、ATK_Module接口、RBG_LCD接口、扩展口等。VCC5V电压还经过各种电压转化芯片给FPGA供电和各种板载外设供电。
VCC5V电压经过电压转换芯片（JW5060）输出1.8V的电压VCCAUX，电路如下图所示，转化的VCCAUX电压不仅给FPGA的BANK0、BANK66、FPGA POWER2供电，还给开发板的扩展口供电。 VCC5V电压还经过电压转换芯片（RS3236-1.2YF5）输出1.2V的电压PS_PLL，电路如下图所示，转化的PS_PLL电压给FPGA POWER1供电。 VCC5V电压还经过电压转换芯片（RS3236-1.2YF5）输出1.2V的电压VCCO_HP，电路如下图所示，转化的VCCO_HP电压给BANK65供电。 VCC5V电压还经过电压转换芯片（RS3236-1.8YF5）输出1.8V的电压PS_AVTT，电路如下图所示，转化的PS_AVTT电压给FPGA POWER1供电。 VCC5V电压还经过电压转换芯片（RS3236-ADJ8）输出0.9V的电压PS_AVCC，电路如下图所示，转化的PS_AVCC电压给FPGA POWER1供电。 VCC5V电压还经过电压转换芯片（SPX3819M5-2-5）输出2.5V的电压DDR_2V5，电路如下图所示，转化的DDR_2V5电压给DDR4供电。 VCC5V电压还经过电压转换芯片（SGM2028-ADJ）输出3.3V的电压DP_3V3，电路如下图所示，转化的DP_3V3电压给Mini_DP接口供电。 VCC5V电压还经过电压转换芯片（SPX3819M5-3-3）输出3.3V的电压VCCIO，电路如下图所示，转化的VCCIO电压给BANK25、BANK26供电。 VCC5V电压还经过两片电压转换芯片（AIC1519N-0）输出5V的电压USB_PORT1~4_5V，电路如下图所示，转化的USB_PORT1~4_5V电压给4个USB3.0 Host接口供电。 DC-DC芯片EA3059负责将VCC5V电压转换为0.9V、1.2V、1.8V、3.3V，供电电路如下图所示： 从上图可以看到，EA3059芯片的功能还是很强大的，单个芯片就可以转换出四种不同的电压，这里我们需要注意它输出的四路电压顺序是1.8V>1.2V>3.3V>0.9V，这是怎么做到的呢？主要靠芯片的使能来控制（EN1~EN4），我们可以看到电压VCC_PSAUX的使能EN3是通过RC电路连接VCC5V电源，电压DDR_1V2的使能EN2是PS_AVTT电压启动后才能正常使能成功，由图 3.2.18 PS端上电启动顺序官方描述可知电压VCC_PSAUX的上电顺序是在PS_AVTT电压之前，所以VCC_PSAUX> S_AVTT>DDR_1V2。所以EN3使能的1.8V比EN2使能的1.2V早；EN4是通过RC电路连接到EN2的，EN4需要先把电容给充电充满才能激活，所以EN2使能的1.2V要比EN4使能的3.3V早；EN1是通过RC电路连接到了3.3V，因此0.9V是晚于3.3V生效，所以启动顺序1.8V>1.2V>3.3V>0.9V。对应到原理图启动顺序就是VCC_PSAUX>DDR_1V2>VCC_3V3>L_VCU_0V9。
EA3059芯片转化出的1.8V电压主要给BANK500、PS_QSPI、PS_eMMC、BANK502、PS_USB3320供电；EA3059芯片转化出的1.2V电压主要给BANK504、DDR4、BANK64供电；EA3059芯片转化出的3.3V电压主要给时钟振荡器、BANK24、BANK44、EEPROM、BANK501、BANK503、PS_eMMC、LVDS发送器、mini_DP接口、PS端网口、PL端网口、PCIe x1接口、JTAG接口、XADC接口、MIPI接口、TF_SD卡接口、PS按键、启动MODE模式选择、POWER LED、无线模块接口、FPGA DONE LED、风扇接口、PL按键、PL复位按键、扩展口、PS复位按键供电；EA3059芯片转化出的0.9V电压主要给FPGA的视频编解码单元的专用电源引脚（4EV开发板仅有）供电。
整个供电系统设计如下图所示： 图 3.2.16 DFZU2EG/4EV开发板供电系统原理图 开发板上还具有一个电源指示灯，其原理图如下图所示： 图 3.2.17 开发板电源指示灯
它连接到了3.3V电源上，可以通过开发板的电源指示灯来判断开发板供电是否正常。
另外，由于Zynq UltraScale+ MPSoC芯片的供电有上电顺序的要求，所以这些电源的产生顺序必须符合ZYNQ的上电顺序要求，在Xilinx官方手册DS925（Zynq UltraScale+ MPSoC Data Sheet C and ACSwitching Characteristics）中，有对ZU2EG和ZU4EV芯片的上电要求有详细的描述，Zynq UltraScale+ MPSoC PS上电顺序如下图所示： 由上图可知，PS端在全功率域（FPD）可以工作之前，低功率域（LPD）必须工作。
为了实现最小电流消耗并确保I/O在通电时处于三态，列出了低功率域（LPD）的建议通电顺序。同时建议关机顺序与开机顺序相反。
1.VCC_PSINTLP 2.VCC_PSAUX、VCC_PSADC和VCC_PSPLL以任何顺序或同时进行。 3.VCCO_PSIO
为了实现最小电流消耗并确保I/O在通电时处于三态，列出了全功率域（FPD）的建议通电顺序。同时建议关机顺序与开机顺序相反。
1.由同一电源驱动的VCC_PSINTFP和VCC_PSINTFP_DDR。 2.VPS_MGTRAVCC和VCC_PSDDR_PLL以任何顺序或同时进行。 3.VPS_MGTRAVTT和VCCO_PSDDR以任何顺序或同时进行。
官方推荐的PS端低功率域（LPD）上电顺序为：VCC_PSINTLP→VCC_PSAUX、VCC_PSADC和VCC_PSPLL→VCCO_PSIO。
官方推荐的PS端全功率域（FPD）上电顺序为：VCC_PSINTFP和VCC_PISNTFP_DDR→VPS_MGTRAVCC和VCC_PSDDR_PLL→VPS_MGTRAVTT和VCCO_PSDDR。
Zynq UltraScale+ MPSoC芯片的PS需要多组电源。如下表所示： 表 3.2.1 Zynq UltraScale+ MPSoC PS的电源
所以从上面官方文档可知我们开发板PS端的供电顺序是VCC_PSINTLP→VCC_PSAUX→PS_PLL(VCC_PSPLL)与PS_AVCC(VPS_MGTRAVCC)→PS_AVTT(VPS_MGTRAVTT)。 由上面电路可知VCC5V与PS_AVTT工作后才能使能DDR_1V2开始工作。 由上面电路可知VCC5V与PL_VCU_0V9工作后才能使能VCCAUX开始工作。
结合上面EA3059芯片输出电压的启动顺序VCC_PSAUX>DDR_1V2>VCC_3V3>L_VCU_0V9，开发板的上电顺序为DCIN_12V→VCC_PSINTLP→VCC_PSAUX→PS_PLL(VCC_PSPLL)与PS_AVCC(VPS_MGTRAVCC)→PS_AVTT(VPS_MGTRAVTT)→DDR_1V2→VCC_3V3→PL_VCU_0V9→VCCAUX。 从上面的电路图可以看出VCC_HP电压的工作使能信号与VCC_3V电压一样都是EN4，所以VCC_HP与VCC_3V同时启动。开发板的上电顺序为DCIN_12V→VCC_PSINTLP→VCC_PSAUX→PS_PLL(VCC_PSPLL)与PS_AVCC(VPS_MGTRAVCC)→PS_AVTT(VPS_MGTRAVTT)→DDR_1V2→VCC_3V3与VCC_HP→PL_VCU_0V9→VCCAUX。 ZynqUltraScale+ MPSoC PL上电顺序如下图所示： 官方的PL端建议的通电顺序为VCCINT、VCCINT_IO/VCCBRAM、VCCINT_VCU、VCCAUX/VCCAUX_IO和VCCO，这个通电顺序是为了实现最小电流消耗并确保I/O在通电时处于三态，并且建议关机顺序与开机顺序相反。
如果VCCINT和VCCINT_IO/VCCBRAM具有相同的电压电平，则它们可以由相同的电源同时供电，VCCINT_IO必须连接到VCCBRAM。如果VCCAUX/VCCAUX_IO和VCCO具有相同的电压电平，则两者可以由相同的电源同时供电，VCCAUX和VCCAUX_IO必须连接在一起。
VCCADC和VREF可随时通电，无需加电排序要求。
GTH或GTY收发器实现最小电流消耗的推荐通电顺序为VCCINT、VMGTAVCC、VMGTAVTT或VMGTAVC、VCCINT和VMGTAVTT。没有对VMGTVCCAUX进行上电顺序的建议。VMGTAVCC和VCCINT可以同时启动。并且建议断电顺序与通电顺序相反，来实现最小电流消耗。
如果不符合这些建议的顺序，在通电和断电期间，VMGTAVTT的电流可能会高于规定值进而影响芯片的正常使用。
PS和PL电源完全独立，所有PS电源均可在任何PL电源之前或之后通电。PS和PL电源区是被隔离的以防止相互影响损坏。
Zynq UltraScale+ MPSoC芯片的PL需要多组电源。如下表所示： 表 3.2.2 Zynq UltraScale+ MPSoC PL的电源
开发板的所有引脚（包括开发板的电源引脚）详细说明可以详细阅读Xlinx官方文档UG1075《Zynq UltraScale+ Device Packaging and Pinouts》产品规格用户指南。
3.2.2 DFZU2EG/4EVMPSoC开发板启动模式DFZU2EG/4EV MPSoC开发板支持8种启动模式，我们常用的启动模式是JTAG启动、FLASH启动以及SD卡启动，此外还支持eMMC启动以及USB启动。具体的启动方式选择可以通过拨动拨码开关去控制，拨码开关拨动的值和对应的启动模式，在原理图中以表格的形式给大家列举出来了。其原理图如下所示： 3.2.3 PL端千兆以太网DFZU2EG/4EV MPSoC开发板板载了一个以太网PHY芯片，型号为YT8521。与PS端自带的以太网MAC层硬核逻辑不同的是，用户可以使用PL端的逻辑资源来实现一个以太网MAC层软逻辑，可以通过编写Verilog代码来实现。此外，用户还可以通过EMIO来将PL端的RGMII接口耦合到PS端的以太网MAC层硬核逻辑。
PL端的PHY芯片与MPSoC PL的连接框图如下图所示： 图3.2.24 PL端千兆以太网PHY芯片连接框图 其原理图如下图所示： 图 3.2.25 PL端千兆以太网接口
YT8521芯片支持10/100/1000Mbps网络传输速率，通过RGMII接口跟MPSoC PL端的IO进行数据通信，并支持通过MDIO总线进行PHY寄存器的管理。
开发板上还为PL端的PHY芯片板载了一个自带网络变压器的RJ45插座（ATK91131A），它们能够满足高带宽通信的需求，比如，可以使用网线连接到电脑，来与电脑上位机进行通信。
RGMII接口时序图如下图所示： YT8521芯片支持10/100/1000Mbps网络传输速率，由通信双方所能达到的最高通信速率决定。当以太网PHY芯片通信速率为1000Mbps时，以太网接口时钟频率为125Mhz，数据在时钟的上升沿和下降样被采样；当以太网PHY芯片通信速率为100Mbps时，以太网接口时钟频率为25Mhz，数据在时钟的上升沿被采样；当以太网PHY芯片通信速率为10Mbps时，以太网接口时钟频率为2.5Mhz，数据在时钟的上升沿被采样。
3.2.4 PS端千兆以太网DFZU2EG/4EVMPSoC开发板板载一颗PS端千兆以太网PHY（物理）芯片，型号为YT8521，实现了10/100/1000M以太网物理层功能。该PHY芯片的差分引脚连接到了板载的RJ45接口上，能够满足高带宽通信的需求。
YT8521连接到了PS端的BANK 502上面，PHY和MPSoC芯片的连接框图如下图所示： 图 3.2.27 PS端千兆以太网PHY芯片连接框图 其原理图如下图所示： YT8521芯片支持10/100/1000Mbps网络传输速率，通过RGMII接口跟MPSoC PS系统的MAC层进行数据通信，并支持通过MDIO总线进行PHY寄存器的管理。除此之外，YT8521上电会检测一些特定IO引脚的电平状态，从而确定自己的工作模式，用于配置芯片的工作状态。
3.2.5 USB3.0接口DFZU2EG/4EV MPSoC开发板板载4个USB3.0 Host接口，原理图如下所示（一共四个接口，这里只贴出其中一个接口原理图）： 从上图中可以看出USB3.0 Host接口一共有9根线，每根线的作用如下表所示（不包含SHIELD1和SHIELD2，这两个不属于USB3.0的接口引脚）：
从上表中我们可以很清晰的看到USB3.0接口是兼容USB2.0的，其中DN、DP以及GND三根线就是用来完成USB2.0半双工数据传输的。而剩下的SSTXN、SSTXP、SSRXN以及SSRXP用来完成USB3.0的全双工数据传输。
DFZU2EG/4EV MPSoC开发板的四个USB3.0接口既可以执行USB2.0协议也可以执行USB3.0协议，并且这两种协议的数据信号上都接有ESD保护芯片，ESD保护芯片的作用就是保护差分数据通道不会被瞬时电压或者外部静电干扰甚至损毁。ESD保护芯片原理图如下所示： 在这里还要提醒大家一下，MPSoC上的USB3.0接口5V供电有一个双高端电源开关（Dual USB High-Side Power Switch），它会将一个5V电源转成两个5V电源，原理图如下所示： 3.2.6 USB HUB芯片DFZU2EG/4EV MPSoC开发板虽然板载了4路USB3.0 Host接口，但是这四路接口并不是全部直接连接到MPSoC主控芯片上，而是先连接到USB HUB芯片，然后再连接到主控芯片上的，这样可以大大节省MPSoC主控芯片的引脚资源，USB HUB芯片的原理图如下所示： 从上图中可以看到这块USB HUB芯片是既支持USB2.0协议，也支持USB3.0协议，其中芯片左边的USB_TXP_UP、USB_TXN_UP、USB_RXP_UP和USB_RXN_UP对应USB3.0的数据线；USB_DP0和USB_DM0对应USB2.0的数据线。USB3.0的数据线是直接连接到MPSoC的主控芯片上，USB2.0数据线连接到USB3320芯片上，而右边对应的会将这一对USB3.0（收发双通道）和一对USB2.0（单通道）数据线转换成四对差分线连接到USB座子上。 USB3320芯片的原理图如下图所示： USB3320是PS端的USB2.0收发器芯片，USB2.0收发器采用的是一个1.8V的，高速且支持ULPI标准接口的USB3320C芯片，实现高速的USB2.0 Host模式的数据通信。
3.2.7 MINI DP接口DFZU2EG/4EV MPSoC开发板板载一个MINI DP接口，原理图如下所示： 关于MINI DP接口直接看上图的原理图不太容易理解，我把接口的引脚定义分为三类给大家用示意图的方式展现，如下图所示： 从上图中可以看到我们将DP接口的引脚分成了三类，第一类是数据引脚（Main_Link），这类引脚对应原理图中的ML_LANE0_P、ML_LANE0_N、ML_LANE1_P、ML_LANE1_N、ML_LANE2_P、ML_LANE2_N、ML_LANE3_P以及ML_LANE3_N。这四对差分数据通道用来传输视频音频数据，四对信号通道可以一起使用，也可以像我们DFZU2EG/4EV MPSoC开发板这样只使用两对数据通道，甚至只使用一对通道都是可以的。当然不同的通道数量会影响数据传输速度，并且单个通道的传输速率有1.62Gbps、2.7Gbps、5.4Gbps以及8.1Gbps四种，多个通道同时工作的情况下，所有通道必须使用同一种传输速率。
除了数据通道外，剩下的就是AUX和HPD通道了，AUX通道对应原理图中的AUX_CH_P和AUX_CH_N，这一对差分通道的功能主要是实现链路管理和设备控制；而HPD通道对应原理图中的HOTPLUG_DETECT，这个通道是由接收端发出的单向中断信号。当接收端设备拉低HPD信号，信号脉冲宽度在0.25ms~2ms之间，此时发送端会在HPD信号上升沿后的100ms以内重新读取接收端设备信息。如果HPD信号拉低时间超过2ms（例如DP数据线被拔掉了，断开连接），发送设备就会停止发送数据，等待接收设备重新连接上。
3.2.8 PS端串口DFZU2EG/4EV MPSoC开发板板载一个USB-UART串口通信接口，原理图如下所示： USB转串口芯片，我们选择的是CH340，是国内芯片公司南京沁恒的产品，稳定性经测试还不错，所以我们还是要支持下国产。
USB Type C是一个Type C座，提供CH340和电脑通信的接口，VUSB就是来自电脑USB的电源。图中U30（XC6206P332MR）将输入的5V电压转成3.3V，此处之所以用单独的3.3V给CH340供电，是为了当开发板断电后，电脑仍然能够识别到开发板的串口COM号。
3.2.9 PL端串口DFZU2EG/4EV MPSoC开发板还搭载了一个PL端的UART串口，原理图如下所示： PL端的串口在硬件原理上与PS端一致，此处不再赘述。
3.2.10 XADC接口DFZU2EG/4EV MPSoC开发板板载一个XADC接口，用于测量外部输入的模拟电压，范围为 0~1V。MPSoC芯片内部的System Monitors既可以测量MPSoC芯片内部的温度和电压，也可以用来测量外部的模拟电压。其原理图如下图所示： 板上的XADC接口（J20）用于测量外部输入的模拟电压。其中，输入端的R352、R353、C492组成抗混叠滤波器，用来移除输入信号中的高频谐波部分，防止高频谐波超过采样频率的一半。
3.2.11 时钟振荡器由于DFZU2EG/4EV MPSoC开发板上面的外设需要多种不同频率的时钟信号来驱动，而全部使用晶振是比较麻烦的，因此我们在板子上搭载了一个时钟振荡器芯片（lmk03318），他可以产生多种不同频率的时钟，原理图如下所示： DFZU2EG/4EV MPSoC开发板板载一个时钟振荡器芯片（lmk03318），这块芯片本身需要外接一个50Mhz的晶振（X1），然后将这50Mhz的时钟转换成8路时钟给其他外设使用。其中第一路是100Mhz 505_PCIE REF CLOCK差分时钟，连接到BANK505，驱动MPSoC内部PCIe资源；第二路时钟是100Mhz PCIe REF CLOCK差分时钟，连接到PCIe的插座上；第三路是PL CLOCK 100Mhz差分时钟，连接到BANK64作为MPSoC芯片PL端的全局时钟；第四路时钟未输出；第五路是27Mhz的DP差分时钟，连接到BANK505，驱动MPSoC内部DP资源；第六路是26Mhz USB CLOCK差分时钟，连接到BANK505，驱动MPSoC内部USB资源；第七路是25Mhz USB HUB CLOCK连接到USB HUB芯片（GL3523），用来驱动USB HUB芯片；第八路是33.3333Mhz PS REF CLK连接到BANK503，驱动MPSoC内部处理器。 开发板还板载一个24Mhz晶振产生 USBPHY _CLK0时钟，连接到USB2.0驱动芯片（USB3320），用来驱动USB3320芯片。
3.2.12 J19扩展口DFZU2EG/4EV MPSoC开发板板载一个J19扩展口，如下图所示： J19扩展口，是一个40Pin3.3V的外设扩展口，除去电源和地还剩36个可用IO，方便我们去外接一些外设模块。例如双目摄像头、高速ADDA模块等等。
3.2.13 J1扩展口DFZU2EG/4EV MPSoC开发板还板载一个J1扩展口，如下图所示： J1扩展口跟J19扩展口最大的区别就是引脚电压不一样，J1扩展口的电压是1.8V，其次J1扩展口的可用IO为24个（出去电源、地和NC），方便大家去连接1.8V的外设。
3.2.14 EEPROMEEPROM(Electrically Erasable Progammable Read Only Memory，E2PROM)即电可擦除可编程只读存储器，是一种常用的非易失性存储器（掉电数据不丢失），也常在嵌入式领域中作为数据的存储设备，在物联网及可穿戴设备等需要存储少量数据的场景中也有广泛应用。
DFZU2EG/4EVMPSoC开发板板载的EEPROM是Atmel公司的AT24C64，使用I2C接口进行通信，该芯片的容量为64Kb，对于一般应用来说是足够了。驱动该E2PROM只需要用到两个IO，其与MPSoC和EEPROM之间的连接框图如下图所示： 其电路原理图如下图所示： 硬件原理图里我们把A0~A2均接地，对AT24C64来说也就是把地址位设置成了0了，写代码的时候要注意这点。另外AT24C64采用IIC协议进行数据的读写，而IIC的串行时钟线SCL和数据线SDA均是开漏的，所以需要接上拉电阻。
3.2.15 PCIe接口DFZU2EG/4EV MPSoC开发板板载一个PCIe x1接口（母口），原理图如下所示： PCIe的通信速度很高，因此在设计硬件的时候一定要确保其电源纹波比较稳定，大家从图中可以看到，给PCIe座子供电的12V、3.3V电压都并联了三个电容，其目的就是滤除电源毛刺。并且在3.3V的电压上还接了一个肖特基二级管，可以对反向电压进行整流进一步提高电源稳定性同时还起到一定的保护电路的作用。
3.2.16 PS端4片DDR4DFZU2EG/4EV MPSoC开发板PS端板载了4片DDR4芯片，其原理图如下所示（这里只给出其中一片的原理图）： 需要注意的是，DDR4的供电电压是1.2V，并且由于DDR4的通信速度很高，所以DDR4的电源纹波要求比较稳定，因此上图中电压全部接了电容作滤波处理。另外，DDR4由于速度高且是双倍速率采样，所以硬件设计时需要严格考虑信号完整性，开发板在原理图设计、PCB布线和PCB加工时候就充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。
四片DDR4的地址引脚和控制引脚是并联接到MPSoC主控芯片的IO上的，相当于将4片DDR4合成了一个大的DDR4其容量和数据位宽都扩大了4倍，我们使用MPSoC芯片内部的DDR4硬核控制器可以同时控制这4片DDR4。连接示意图如下所示： 从上图中我们就可以清晰的看到，四片DDR4的控制线和地址线是连接到一起的，相当于引脚的复用，而数据线是分开的，每片DDR4的数据线都有自己独立的MPSoC IO与之相连。
3.2.17 PL端1片DDR4DFZU2EG/4EV MPSoC开发板一共板载了5片DDR4，其中有4片都在PS端，并且可以使用DDR4物理硬核去调用这四片DDR4。除了PS端的4片DDR4之外，在PL端也有一片DDR4，其原理图如下所示： PL端和PS端DDR4在硬件设计上是一样的，只不过PL端的DDR4没有专门的物理硬核来操控它，但是大家也不用担心，PL端的DDR4可以通过MIG软核来操控。MIG软核内实现了DDR4的各种驱动时序，例如初始化时序、读写指令时序等等，将这些时序封装成一个IP核并且留出了用户端口，我们只需要调用这个IP核就可以和DDR4进行通信。 | 
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