本帖最后由 dongguo100 于 2023-3-23 00:25 编辑
很多新人在学习FPGA时候，经常会有一些学习误区，导致学习时间花了很多，学习效果还不好。为此，阿东总结了几个新人经常遇到的几个学习误区。 误区一：花大量时间学习Verilog语法 很多新人入门的时候就是看Verilog，甚至很多人花了几个月时间用来学习语法。其实，Verilog最常使用的主要有4个语法定义，他们是module定义、input和ouput定义、wire和reg定义、assign语句和always语句。下面以正点原子《领航者LED闪烁实验》代码为例给大家展示。 大家可以看一下正点原子的代码，我们的代码结构非常简单，语法也是非常简单，always语句中基本只用到了if、else语句。所以，大家学习语法不需要那么多时间。 误区二、软件思维，把Verilog当C语言使用 很多新人总是把Verilog当C语言使用，只具有软件思维，不知道Verilog会综合出什么电路。我们必须知道，Verilog是硬件描述语言，不是软件C语言。这就是说，我们在做一个FPGA设计之前，应该把电路框架在头脑里面或者文档上绘制出来，我们只是用Verilog把它描述出来而已。 很多同学会问，学了C语言之后，学 Verilog是不是很容易？其实从我们的经验来看，学了C语言之后，学Verilog是更加麻烦，这种思维很难转变。大家也不用很着急，跟着正点原子提供的FPGA开发资料学习就好，我们的开发资料都是按照需求描述->系统框架->详细设计->波形图->代码编写->上板验证 这样一个科学高效的流程来编写的。 误区三、追求很复杂的语法，实现很高级的功能 Verilog只是我们描述电路的一个手段，很多新人喜欢使用各种高级语法进行描述，以为非常高级，其实这是大错特错，真正资深有素养的FPGA工程师写出来的代码都是非常简洁易懂的，使用简单的语法实现复杂的功能，这个是我们应该追求的一种设计思想。阿东自己写的代码也是非常简洁易懂的，对团队里面的成员也是这样要求的。 误区四、永远只学习代码，不去动手实践 很多新人学习FPGA都是永远只是看代码和看视频，以为看懂就掌握了，这种想法也是错误的。毛主席说过，“纸上得来终觉浅，绝知此事要躬行”，就是强调要多动手实践，FPGA学习也是如此。虽然我们提供了非常丰富的例子代码，但是新人也要多动手写代码，哪怕一开始慢一点，也要坚持下来。
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