关于350MHz高速ADC采样异常的问题咨询。

lindaoyou

做了一个基于FPGA高速ADC采集的设计，

其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。

ADC使用的时钟源是350MHz的5032LVDS差分有源晶振。

代码的实现流程如下图片1：

未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：

做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：

其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。

虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。

请问这是什么原因呢？

QinQZ

差分信号用的电平标准是LVDS25吗

lindaoyou

QinQZ 发表于 2023-1-11 10:20
差分信号用的电平标准是LVDS25吗

是的，电平是LVDS25

QinQZ

lindaoyou 发表于 2023-1-11 10:23
是的，电平是LVDS25

IO所在的BANK电压也是2.5V吗

lindaoyou

QinQZ 发表于 2023-1-11 10:25
IO所在的BANK电压也是2.5V吗

是的，也是2.5V。这个电压是对应的。

lindaoyou

QinQZ 发表于 2023-1-11 10:25
IO所在的BANK电压也是2.5V吗

有没有可能是使用的晶振导致时钟抖动过大，FPGA端进行约束也无法完全约束正确

QinQZ

lindaoyou 发表于 2023-1-11 10:28
有没有可能是使用的晶振导致时钟抖动过大，FPGA端进行约束也无法完全约束正确

也有可能，或者检查下电源电路什么的

asimo2010

你好，代码可以分享下么，有偿。qq：272803456