请教一个关于边沿检测的问题以及差分输出的问题

oyixi001

fpga做边沿检测，比如输入一个a信号，平时是低电平，需要在a的上升沿触发一项动作。
一般我看都是通过时序逻辑对a锁存两拍，a_d0,a_d1，然后
assign a_posedge =~a_d1&&a_d0，完成边沿检测。

是否可以直接用
always @(posedge a) begin
           XXXX;
           XXXX;
end
来处理呢，这样用的话除了和主时钟不同步以外，还有啥坏处么？

还有，artix-7 fpga 差分输出不支持LVDS_3.3，如果我想弄出一个3.3V的差分时钟，用什么IO标准比较合适？TMDS33+外部50Ω上拉是否可行？或者还有其他方案么？
然后就是这个  ODDR输出单端时钟我会写，差分时钟怎么用ODDR啊？
求大佬赐教！！！

QinQZ

平时写代码很少会这么写，对于逻辑比较简单的情况，倒不影响功能；对于逻辑比较复杂的时候，你用逻辑信号作为时钟来用，会遇到很多时序问题，因为普通信号走不了全局时钟网络，达到各个寄存器的时间是不确定的，而且延时会比较大，所以非常不推荐这么写

QinQZ

3.3V差分时钟，用OBUFDS原语输出，电平标准用TMDS33不行吗？

oyixi001

QinQZ 发表于 2022-8-27 09:42
3.3V差分时钟，用OBUFDS原语输出，电平标准用TMDS33不行吗？

OBUFDS没问题，我这不是要输出到引脚上嘛。
这不是要用ODDR么，差分时钟怎么用ODDR输出到引脚？

QinQZ

oyixi001 发表于 2022-8-27 17:18
OBUFDS没问题，我这不是要输出到引脚上嘛。
这不是要用ODDR么，差分时钟怎么用ODDR输出到引脚？

你参考达芬奇HDMI彩条显示的例程，这个实验就是把差分时钟输出到管脚