咨询一下关于PLL时钟输出的问题。

oyixi001

一共有3个问题。用的是原子哥达芬奇的板子。1、50M主时钟通过PLL输出一个10M的时钟到引脚上，为啥我用示波器看是这么个波形，如下图。同时我看达芬奇的教程上也是个三角波。为啥时钟不是个方波？是我示波器的问题么？



2、我现在要输出一个差分时钟到器件上去，用OBUFDS原语把PLL输出的单端时钟变成差分，然后输出到引脚是否可以？
3、时钟输出到引脚是直接用assign 连上去就完事儿呢？还是要用ODDR这个原语，到底有多大差别，工程上一般怎么用？


刚学习FPGA不久，请论坛大佬赐教啊。

QinQZ

1、示波器带宽不够；
2、可以；
3、看情况，比如ISE软件，时钟就不能直接输出到引脚，软件会编译报错，需要通过ODDR原语输出；

arm51avr

我的Agilent 200MHz探头上有说明，

被测信号频率在6MHz以下时，可正常测量。

被测信号频率在6-200MHz时，请打到10:1档，以匹配探头阻抗。



注：

一般看10MHz方波需要500MHz带宽示波器观察。

再比如看100MHz LVDS差分晶振，用6G带宽示波器会观察到很完整的方波。如果用200MHz示波器，也就数个频率，幅度小的可怜。

方波的FFT变换是1 3 5 7次谐波的正弦，还要考虑到吉布斯效应。带宽越高，看的越完整。

arm51avr

再比如，如果需要用到10MHz的时钟信号，一定要制板，不建议用洞洞板手焊（单片机除外）。

10MHz是个坎，用2.54排针信号完整性会很差。

oyixi001

QinQZ 发表于 2022-8-20 20:09
1、示波器带宽不够；
2、可以；
3、看情况，比如ISE软件，时钟就不能直接输出到引脚，软件会编译报错，需 ...

感谢大佬，确实是带宽问题，探棒问题，换过之后就好了。
然后对于2、3我还想问一下。
artix-7 fpga 差分输出不支持LVDS_3.3，如果我想弄出一个3.3V的差分时钟，这个IO口标准用啥啊？TMDS33+外部50Ω上拉是否可行？或者还有其他方案么？
然后就是这个  ODDR输出单端时钟我会写，差分时钟怎么用ODDR啊？
求大佬赐教。