请问zynq的I2S Reseiver和 I2S transmitter怎么设置输出的blck

dkhcqqws

zynq平台下，在vivado软件的block design里拖拽出来的I2S Reseiver和 I2S transmitter两个IP核，可以选择数据宽度到24位，我现在输出的bclk是24X2X48K（采样频率）的频率。但是芯片支持的是将24位数据封装在32位帧里，也就是说需要的bclk为32X2X48K的频率。有没有大佬教教我怎么修改位时钟bclk的频率？

dkhcqqws

PG308中有RCLK为32位的选项，我使用的ip核却没有呢？

helloqds

sdk音频例程里有个XI2s_Tx_SetSclkOutDiv(&I2s_tx, MCLK, FS)函数，设置bclk，可以参考一下，但是具体是怎么设置的，我查官方手册也没有查到

dkhcqqws

helloqds 发表于 2022-7-26 09:28
sdk音频例程里有个XI2s_Tx_SetSclkOutDiv(&I2s_tx, MCLK, FS)函数，设置bclk，可以参考一下，但是具体是怎 ...

这个函数我看过，貌似不是直接设置BCLK大小的，感觉是通过mclk跟fs才设置ip核内置一个参数的，感觉备注不准确。另外你用过axi_i2s_adi_0这个ip核吗，adi公司出的，还没找到对应手册

helloqds

sclk也就是bclk，和mclk有一个倍数关系，你可以去官网搜一下I2S Transmitter and I2S Receiver这个文档，里面有讲的，XI2s_Tx_SetSclkOutDiv函数就是设置这个倍数的。没用过axi_i2s_adi_0这个ip。