verilog程序问题，十进制可逆计数器

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有没有老哥知道这个 verilog 程序哪里出错了
Error (10200): Verilog HDL Conditional Statement error at Re_cont_10.v(6): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct


module Re_cont_10 (CLK,RST,EN,Re,Q3_Q0);
input CLK,RST,EN,Re;      //输入时钟，复位，计数使能，可逆使能
output reg[3:0]        Q3_Q0;  //输出
//output reg                         C;      //进位
        always @ (posedge CLK,negedge RST)
         if(!Re) begin     //加1十进制计数器
            if(!RST) Q3_Q0 <= 4'b0000;
            else if(EN) begin
                  if(Q3_Q0<4'b1001) Q3_Q0 <= Q3_Q0+1'b1;
                  else   
                          Q3_Q0<=4'b0000;
            end
         end
         else begin         //减1十进制计数器
            if(!RST) Q3_Q0=4'b1001;
            else if(EN) begin
                  if(Q3_Q0>4'b0000) Q3_Q0<=Q3_Q0-1'b1;
                  else      
                          Q3_Q0<=4'b1001;
            end
         end
endmodule

ChenRyan

帮顶   

helloqds

敏感列表里的RST是异步复位信号，优先级最高的，你代码里放到了Re信号的后面，改成下面写法就不会报错了

module Re_cont_10 (CLK,RST,EN,Re,Q3_Q0);
input CLK,RST,EN,Re;      //输入时钟，复位，计数使能，可逆使能
output reg[3:0]        Q3_Q0;  //输出
//output reg                         C;      //进位
//always @ (posedge CLK,negedge RST)
// if(!Re) begin     //加1十进制计数器
//    if(!RST) Q3_Q0 <= 4'b0000;
//    else if(EN) begin
//          if(Q3_Q0<4'b1001) Q3_Q0 <= Q3_Q0+1'b1;
//          else   
//                  Q3_Q0<=4'b0000;
//    end
// end
// else begin         //减1十进制计数器
//    if(!RST) Q3_Q0=4'b1001;
//    else if(EN) begin
//          if(Q3_Q0>4'b0000) Q3_Q0<=Q3_Q0-1'b1;
//          else      
//                  Q3_Q0<=4'b1001;
//    end
// end

always @ (posedge CLK,negedge RST)
  if(!RST)
      Q3_Q0 <= 4'b0000;
  else if(!Re)
      begin
                    if(EN)
                             if(Q3_Q0<4'b1001)
                                      Q3_Q0 <= Q3_Q0+1'b1;
                                  else
                                      Q3_Q0<=4'b0000;
                end
  else
      begin
                    if(EN)
                            if(Q3_Q0>4'b0000)
                                     Q3_Q0<=Q3_Q0-1'b1;
                                 else
                                     Q3_Q0<=4'b1001;
                end

endmodule