Xilinx FPGA开发板改变系统时钟频率相关问题

xara · 发表于 2021-10-31 16:01:19

各位大佬，新人求教~
请问在Xilinx开发板上，用上系统时钟sys_clk（默认为50M）时，如果在XDC文件里面有对其进行了约束，比如create_clock -period 50 -name sys_clk [get_ports sys_clk](即约定系统时钟为20M), 请问这个约束有效吗，实际运行时sys_clk到底是50M还是20M?
如果XDC内对系统时钟的约束是有效的，那在需要改变系统时钟的频率时是用XDC中直接约束好还是用上IP核（MMCM或PLL）进行分频好？

QinQZ · 发表于 2021-10-31 16:01:20

本帖最后由 QinQZ 于 2021-11-1 13:52 编辑

你没有理解XDC里对时钟约束的意义，约束只是为了告诉工具时钟的周期是多少，方便工具去布局布线，从而满足时序，一般约束的周期就是时钟的实际频率。
但约束成不同的周期，肯定不会影响到实际的时钟频率，因为这是由你硬件上的晶振所输出的时钟决定的。

lpwithv · 发表于 2021-11-1 09:46:59

帮顶

xara · 发表于 2021-11-1 22:09:44

QinQZ 发表于 2021-11-1 13:51
你没有理解XDC里对时钟约束的意义，约束只是为了告诉工具时钟的周期是多少，方便工具去布局布线，从而满足 ...

好的，明白了。初学FPGA，个人理解确实还很不到位。
谢谢指教~

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