SPI一个周期内使用时钟上升沿或下降沿来采样和/或移位数据

yuanzinpl · 发表于 2021-4-16 09:54:39

本帖最后由 yuanzinpl 于 2021-4-16 09:56 编辑

SPI一个周期内使用时钟上升沿或下降沿来采样和/或移位数据。一个时钟周期，电路是如何既能识别上升沿，同时又能识别下降沿的。边沿触发需要对比一个周期的高低两个电平，大家有知道的吗。

LcwSwust · 发表于 2021-4-16 09:59:22

本帖最后由 LcwSwust 于 2021-4-16 10:10 编辑

收与发是两个独立的移位寄存器，各管各的边沿啊。
SCK虽叫作“时钟”可并不代表内部工作时钟，若是从机去采样SCK，采样率会比波特率高。

augustedward · 发表于 2021-4-16 10:51:41

如果了解一些FPGA知识，对这个就会有很深刻的理解硬件是如何判断上升沿下降沿了。

yuanzinpl · 发表于 2021-4-16 14:41:52

augustedward 发表于 2021-4-16 10:51
如果了解一些FPGA知识，对这个就会有很深刻的理解硬件是如何判断上升沿下降沿了。

查看资料确实是很多人提到FPGA中有实现一个时钟周期两个边沿的触发，但是没看到具体的电路和解释

augustedward · 发表于 2021-4-17 06:45:59

yuanzinpl 发表于 2021-4-16 14:41
查看资料确实是很多人提到FPGA中有实现一个时钟周期两个边沿的触发，但是没看到具体的电路和解释

SCLK是SPI总线的时钟信号，采样时钟是芯片内部另一个时钟，比SCLK的频率高很多，一般是8倍以上. 比如每一个采样时钟高点平时，判断一下SCLK的电平，当出现两个相邻的采样时钟判断出SCLK信号一高一低时，则为边沿

yuanzinpl · 发表于 2021-4-26 16:14:14

augustedward 发表于 2021-4-17 06:45
SCLK是SPI总线的时钟信号，采样时钟是芯片内部另一个时钟，比SCLK的频率高很多，一般是8倍以上. 比如每一 ...

这应该就是所谓的倍频解决方案了吧。可是我感觉SPI没使用倍频

yuanzinpl · 发表于 2021-4-26 16:16:54

还有我认为SPI采样一个字节的每个位的时候的空闲电平和SPI不采样的时候的空闲电平在有的模式下是一致的，而有的模式下是相反的

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