FPGA 引脚约束编译不通过，一直提示一个IO总线有多个电平

米兰优卡

FPGA引脚约束文件时按照原子哥例程写的，编译时map始终不通过，请问大家是什么原因呢？

错误提示：

WARNING: Place:837 - Partially locked IO Bus is found.
WARNING: Place:838 - An IO Bus with more than one IO standard is found.
   Components associated with this bus are as follows:
            Comp: key<0>   IOSTANDARD = LVCMOS33
            Comp: key<1>   IOSTANDARD = LVCMOS33
            Comp: key<2>   IOSTANDARD = LVCMOS33
            Comp: key<3>   IOSTANDARD = LVCMOS25

米兰优卡

QinQZ 发表于 2021-2-22 19:18
先下载例程，确认下硬件是不是好的

出场测试程序验证是OK的，现在换种管脚约束格式就好的

QinQZ

这是警告，不是错误，可以不用管，直接生成比特流

米兰优卡

QinQZ 发表于 2021-2-20 17:43
这是警告，不是错误，可以不用管，直接生成比特流

嗯嗯，是警告，我继续生成bit流文件下载到板子，按键key[3]无效，显示效果异常。很奇怪

QinQZ

米兰优卡 发表于 2021-2-22 13:47
嗯嗯，是警告，我继续生成bit流文件下载到板子，按键key[3]无效，显示效果异常。很奇怪

先下载例程，确认下硬件是不是好的