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[XILINX] 达芬奇之FPGA开发指南教程中DDR3部分的一些小错误

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发表于 2021-1-26 20:45:32 | 显示全部楼层 |阅读模式

正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit

在DDR教程中，如下图中，写的ADDR_WIDTH为27，其实应该为28的，RANK(1)+BANK(3)+ROW(15)+COL(10)=28，app_addr的范围为[ADDR_WIDTH：0]=[27：0]，且在代码中也是这么写的，基本上可以认定达芬奇之FPGA开发指南教程中这里有点小错误，反映一下。

正点原子逻辑分析仪DL16劲爆上市

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发表于 2021-1-27 09:11:11 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

是的，应该是28，谢谢反馈

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发表于 2021-3-24 14:53:33 | 显示全部楼层

为什么要加两个RANK位宽呢

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楼主| 发表于 2021-5-25 15:39:57 | 显示全部楼层

cui148 发表于 2021-3-24 14:53
为什么要加两个RANK位宽呢

这里的位宽只有一个啊

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