xilinx 新手问题。问问vdma

QinQZ · 发表于 2020-10-23 14:37:09

VDMA IP核的M_AXIS_MM2S接口是从DDR3读出的Stream流数据，这个接口有个tready信号，这个信号影响了VDMA读数据的速度。
也就是VDMA读数据的速度受后级模块的控制。

aaaaalaode · 发表于 2020-10-23 14:39:08

图中的vmda read 部分。比如是个视频，那么读的快浪费内存，读的慢视频会卡，vmda是如何知道应该是什么速度的哪?没找到如何设置

aaaaalaode · 发表于 2020-10-23 14:54:08

QinQZ 发表于 2020-10-23 14:48
VDMA IP核的M_AXIS_MM2S接口是从DDR3读出的Stream流数据，这个接口有个tready信号，这个信号影响了VDMA读数 ...

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