如何解决FPGA不同模块之间的相互干扰问题？

zzk1996 · 发表于 2020-9-2 10:19:29

碰到一个比较奇怪的现象，本来是在弄一个关机投影驱动问题，将驱动分为两个模块，一个是串口接收命令然后将命令由IIC转发给关机，另一个是输出视频流数据；给这两个模块设置了不同的时钟，本来单独的USART+IIC模块在运行的时候没有出现错误，但是将这两个模块结合在一起却经常出现错误（串口数据发送错误），不知道为什么，更不知道如何解决。。。

zzk1996 · 发表于 2020-9-2 10:19:30

是我自己弄错了，一些Verilog代码写的不规范，可能导致了未知的错误。主要是时钟信号的生成只能通过时序逻辑生成而不能通过组合逻辑生成

932904676xy · 发表于 2020-9-2 20:07:11

2个模块传输的速度是相差很大的，视频数据是很大的数据流，你应该在2个模块之间加个sdram缓冲数据

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