请问一下，Verilog之中可以在同一个时钟上升沿之下，连续对一个变量赋值两次吗？

zzk1996 · 发表于 2020-8-27 10:47:52

在看那个达芬奇例程源码的时候看到st_done 在同一个时钟脉冲之下似乎会被连续赋值两次，请问一下，这样会不会出现问题？

932904676xy · 发表于 2020-8-27 10:47:53

不会，当后面的条件满足时，以后面的语句为准

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[XILINX] 请问一下，Verilog之中可以在同一个时钟上升沿之下，连续对一个变量赋值两次吗？