关于quartus ii的IP核问题

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学习FPGA的新人，，，，发现有的芯片不能使用部分IP核，请问这是正常的吗

QinQZ

15125413637 发表于 2020-6-28 10:15
那这些使用不了IP核的芯片，可以用Verilog实现倍频或分频吗，如果可以，能提供一下思路吗

一般芯片都会支持这种常用的时钟IP核，Verilog代码无法实现倍频功能，只能实现分频。

QinQZ

正常的。有些IP核是专门针对部分芯片的，其它芯片用不了；还有就是部分IP核是收费的，所以是灰色的

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QinQZ 发表于 2020-6-28 10:02
正常的。有些IP核是专门针对部分芯片的，其它芯片用不了；还有就是部分IP核是收费的，所以是灰色的

那这些使用不了IP核的芯片，可以用Verilog实现倍频或分频吗，如果可以，能提供一下思路吗

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QinQZ 发表于 2020-6-28 14:20
一般芯片都会支持这种常用的时钟IP核，Verilog代码无法实现倍频功能，只能实现分频。

我是想实现一个I2S接收和发送的效果，在正点原子的教程里面是用WM8978作为主控设备，产生BCLK和LRC信号并输出，我想的是用一款CPLD作为主控设备产生BCLK和LRC,但是CPLD不像WM8978一样可以使用内部寄存器配置，是只能够设计硬件来产生信号吗？