modelsim仿真出错 一直找不到原因

lvdezhen

modelsim仿真时总出现这问题   模块名都能对应   也设置了顶层  还是没用


附上代码
`timescale 1ns/1ns
`define clock_period 20

module key_led_top_tb;

        reg clk;
        reg rst_n;
        reg key_in0;
        reg key_in1;
        wire [3:0]led;
        reg press0,press1;

        key_led_top key_led_top0(
                        .clk(clk),
                        .rst_n(rst_n),
                        .key_in0(key_in0),
                        .key_in1(key_in1),
                        .led(led)
                );
        key_model key_model0(
                .press(press0),
                .key(key_in0)
        );
        key_model key_model1(
                .press(press1),
                .key(key_in1)
        );
       
        initial clk =1;
       
        always #(`clock_period/2)clk <= ~clk;
       
        initial begin
                rst_n = 1'b0;
                press0 =1'b0;
                press1 = 0;
                #(`clock_period*10);
                rst_n =1'b1;
                #(`clock_period*10+1);
                press0 =1;
                #(`clock_period*3)press0 =0;
                #60_000_000;
               
                press0 =1;
                #(`clock_period*3)press0 =0;
                #60_000_000;
               
                press1 =1;
                #(`clock_period*3)press1 =0;
                #60_000_000;
               
                press1 =1;
                #(`clock_period*3)press1 =0;
                #60_000_000;
               
                $stop;
       
        end
       
        endmodule

QinQZ

看下 key_led_top这个模块有没有添加进工程。如果添加进来了，检查下key_led_top文件里的模块名和文件名是否一致