vreilog采集下降沿的问题！！！

Shari

下面是采集按键下降沿部分程序，请问assign语句中的neg_sap变量值什么时候更新？
先执行always语句 key_dy0和key_dy1更新后再更新么？

assign neg_sap  = (~key_dy0 & key_dy1);   // 按键按下时，得到一个周期的高电平信号
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        key_dy0  <= 1'b1;
        key_dy1  <= 1'b1;
    end
    else begin
        key_dy0 <= key_value;
        key_dy1 <= key_dy0  ;
    end
end

RAYINGPX

前两天我也在看有关边沿检测的有关资料，开始没搞懂，很多的资料讲得也不是很清楚。如楼上说的，自子画下波形图，去体会下，是能更好理解的。 key_value从1变到0时，neg_sap 会从0更新为1.
neg_sap  = (~key_dy0 & key_dy1)
        1     =（   ~ 0       &      1     ） ----->你这样上下对着看下，就明白了。0：key_dy0是当前clk上边沿时刻的值；1：key_dy1是前一clk上边沿是的值（因为是“<=”非阻塞赋值）。所以key_value值（   ~ 0       &      1     ）从右往左看，就是从先前时刻到当前时刻的变化，即：1--->0所以是下边沿检测了！同时neg_sap的值也就会发生0---->1的更新了。不知这样讲，你理解了吗？我也是小白，刚接触fpga,希望一起提高。

Shari

有前辈了解的么？求指导 谢谢

QinQZ

这是个典型的边缘检测电路，你画一下neg_sap、key_dy0和key_dy1的时序图就明白了

Shari

RAYINGPX 发表于 2020-2-14 21:36
前两天我也在看有关边沿检测的有关资料，开始没搞懂，很多的资料讲得也不是很清楚。如楼上说的，自子画下波 ...

谢谢 确实画一下波形图更好理解 刚接触FPGA 并行的概念还不是太理解 多交流

xiangbinbin173

同时进行，然后key_value被延了两拍，上一拍是体现在key_dy0 后一拍体现在 key_dy1，如果有下降沿那说明上一排为负，后一拍为正。so easy！注意时钟能不能采到这个沿的问底。低频时钟不能采高频，会有误差。