Verilog语法求教，非阻塞赋值

Soitgoes · 发表于 2019-11-6 10:17:35

else begin 后先给每个变量赋0，之后再赋一，这个非阻塞赋值不会引起竞争吗？
st_idle的情况，remote_in_d0==1'b0，tim_cnt_clr的值是多少？

QinQZ · 发表于 2019-11-6 10:17:36

Soitgoes 发表于 2019-11-7 10:07
@QinQZ 谢谢大佬~

时序逻辑不会出现竞争。像这种写法你可以理解为，当这些变量在case语句里面被赋值了1时，这些变量=1；否则就是被else begin后面的语句清零。

jshzp · 发表于 2019-11-6 12:02:25

发代码别用图片，用发代码的那个按钮，不然想那你代码仿真测试下都不方便了

peng1554 · 发表于 2019-11-6 12:18:29

帮顶~~

Soitgoes · 发表于 2019-11-7 10:07:00

@QinQZ 谢谢大佬~

镜中花 · 发表于 2019-12-9 11:37:46

我也有这个疑问

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[ALTERA] Verilog语法求教，非阻塞赋值