编译后RTL Viewer图中出现了孤立的管脚

jshzp

用Verilog编写了一段ad转换的程序，编译通过，RTL Viewer图中发现了没有任何连接的孤立的管脚，截图如下（图中左上角红圈内）

管脚ad_sdata相关的代码如下：

1. module ADC
   
2. (
   
3. input                        sys_clk,      //系统时钟
   
4. input                        sys_rst_n,  //系统复位，低电平有效
   
5. input                        ad_sdata,      //ad串行数据输入口
   
6. );
   
7. 
   
8. always @(posedge sys_clk or negedge sys_rst_n) begin
   
9. if (!sys_rst_n) //复位初始化
   
10.        begin
    
11.              。。。。。。
    
12.        end
    
13. else
    
14.            begin
    
15.                      case(step)
    
16.                                。。。。。。
    
17.                         default:
    
18.                                   begin
    
19.                                             if(ad_sdata)dataread=dataread|1'b1; //最低位置1 end
    
20.                      endcase
    
21.            end
    
22. end

复制代码

仔细检查过，使用的结构综合工具应该都是支持的，会是哪里的错误呢？望指教，感谢！

QinQZ

可能这个引脚的数据，对你的程序输出的结果没有影响，可以再检查下代码