按位与运算，编译报错，不知道怎么改

jshzp

1. reg [15:0] dataread;                       
   
2. always @(posedge sys_clk or negedge sys_rst_n) begin       
   
3. dataread = dataread & 0x3fff;                                //高两位清零
   
4. end

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上面代码定义了16位的寄存器变量dataread，然后在always模块中企图将dataread变量的高两位清零。但是编译报错
Error (10170): Verilog HDL syntax error at ADC.v(74) near text "x3fff";  expecting ";"
请教错在哪里？如何改正？非常感谢!

小灰灰Veni

16'h3fff

MY40130064

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