同一时钟的上升沿和下降沿对一引脚赋值

challengewxg · 发表于 2019-7-25 18:37:49

大家好，这是一个错误的实现方式，在不使用自带ip核的基础上，我想在上升沿输出datah下降沿输出datal，应该怎么实现呢？谢谢

SunML · 发表于 2019-7-25 18:37:50

一个上升沿加一个下降沿组成一个时钟周期，你如果想在一个时钟周期里输出两个数据，相当于数据频率是时钟的两倍，那就要用到DDR（双倍数据速率），你不用IP核也得调用原语来实现，纯Verilog代码是写不出来的

dfbb123 · 发表于 2019-7-25 19:06:19

同一个变量只能在一个always里赋值。

challengewxg · 发表于 2019-7-26 08:22:49

dfbb123 发表于 2019-7-25 19:06
同一个变量只能在一个always里赋值。

嗯，在同一时钟的上升沿和下降沿对同一变量赋值应该怎么正确实现呢？谢谢

challengewxg · 发表于 2019-7-26 08:24:18

SunML 发表于 2019-7-25 18:37
一个上升沿加一个下降沿组成一个时钟周期，你如果想在一个时钟周期里输出两个数据，相当于数据频率是时钟的 ...

好的，谢谢，我去了解下，试试

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