在FPGA中，关于一段程序的不理解问题，为什么要加多一个暂存的寄存器

JasonBread

在第二十六章频率计实验之中，有一段代码，甚至以前也有相同的问题，就是弄不明白为什么。
原代码如下：

//门控时间内对被测时钟计数
always @(posedge clk_fx or negedge rst_n) begin
    if(!rst_n) begin
        fx_cnt_temp <= 32'd0;
        fx_cnt <= 32'd0;
    end
    else if(gate)
        fx_cnt_temp <= fx_cnt_temp + 1'b1;
    else if(neg_gate_fx) begin
        fx_cnt_temp <= 32'd0;
        fx_cnt   <= fx_cnt_temp;
    end
end


我的问题就是，为什么不能直接操作fx_cnt 加一不就好了吗？
always @(posedge clk_fx or negedge rst_n) begin
    if(!rst_n)
        fx_cnt <= 32'd0;
    else if(gate)
        fx_cnt <= fx_cnt + 1'b1;
    else
        fx_cnt <= fx_cnt；
end


为什么要加多一个fx_cnt_temp来缓存

SunML

fx_cnt   在程序的其他地方是要用的，而且在频率计计算中统计脉冲期间不能改变。你如果 一直对它进行累加的话，其他地方还怎么用呢

SunML

程序不理解的话，可以看看视频讲解

JasonBread

SunML 发表于 2019-7-25 20:38
程序不理解的话，可以看看视频讲解

你好，我看了后面的程序，只有在最后计算的时候使用到了
//计算被测信号频率
always @(posedge clk_fs or negedge rst_n) begin
    if(!rst_n) begin
        data_fx <= 20'd0;
    end
    else if(gate_fs == 1'b0)
        data_fx <= (CLK_FS / fs_cnt) * fx_cnt ;
end

在计算的时候，gate_fs已经是低电平了，这个时候应该不会一直累加了吧..

SunML

JasonBread 发表于 2019-7-26 10:09
你好，我看了后面的程序，只有在最后计算的时候使用到了
//计算被测信号频率
always @(posedge clk_fs  ...

你仔细看下你那个不用寄存器缓存的写法，你没有对寄存器清零的操作