FPGA如何对时钟实现精准分频？

ni952777

想用FPGA对晶振时钟分频实现任意频率输出，怎么做分频才能精确呢？

mack13013

研究一下PLL吧。感觉VCO产生频率分频之后与晶振时钟通过鉴相之后才能做到任意频率输出。FPGA内部资源我也不是很清楚，看过一个SOC，内部带分数的分频给PFD，还有频率锁定检测，FPGA内部这些资源应该都有，或者能设计出来。

mack13013

半夜发帖老是要审核。

LZ研究一下PLL吧。感觉正确的做法是VCO产生频率，分频后与晶振的脉冲进入鉴相器，鉴相器反馈给VCO，最后如果需要，vco的输出再分频。FPGA内部应该有PLL资源的，额外的组件也应该能通过逻辑单元合成。具体FPGA怎么操作我也没试过。我是看到某个ARM的SOC，内部有个分数分频的PLL，觉得应该是这样设计的。可能FPGA内部PLL直接给定频率，内部自己就生成适合的频率了。其他的还有PFD和频率锁定检测之类，应该都能在FPGA内部通过逻辑单元合成。至于分频器，那更是不用说。

我在这里胡说八道一番，LZ如果觉得有用就参考一下，没用就略过吧。