Verilog状态机会增加逻辑资源的占用吗

飞过漠北的蓝天 · 发表于 2019-1-15 04:20:36

同样的程序如果用always@(posedge clk or negedge rst_n)语句来描述是不是占用的逻辑资源会比状态机要小一些
在Verilog中综合时状态机是否会增加逻辑资源的占用？

QinQZ · 发表于 2019-1-16 11:22:43

这个不一定，还要综合考虑来看，对于比较复杂的流程控制，基本都是使用状态机；即使使用状态机逻辑资源增加一些，资源不那么紧张的情况下，也是值得的。

飞过漠北的蓝天 · 发表于 2019-1-17 03:11:58

QinQZ 发表于 2019-1-16 11:22
这个不一定，还要综合考虑来看，对于比较复杂的流程控制，基本都是使用状态机；即使使用状态机逻辑资源增加 ...

quartus综合之后状态机是一个黄色的框框看不到其内部的电路是什么样子，而且我也发现用状态机来描述综合后电路明显大了很多，但是如果不用状态机纯用always的逻辑来描述难度明显大了很多

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