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ut std_logic);xuande 发表于 2016-11-1 16:11
是仿真出毛刺,还是实际电路?
xuande 发表于 2016-11-1 21:59
仿真有毛刺,基本是程序问题。
zhoujianwen 发表于 2016-11-2 10:10
这个是可编程逻辑器件啊大哥。。。。就是硬件设计语言化。。。。这个仿真是根据实际的逻辑门电路的延时时 ...
xuande 发表于 2016-11-2 11:11
CPLD/FPGA我现在就在用。
我用verilog,不懂你这VHDL,
zhoujianwen 发表于 2016-11-2 11:24
你的程序从来没有毛刺的情况吗
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